KR101331748B1 - 4.5ｆ2 ｄｒａｍ 셀들에 사용되는 접지된 게이트를 갖는트렌치 분리 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

접지된 게이트를 갖는 분리 트랜지스터(240)가 제1 액세스 트랜지스터 구성(206)과 제2 액세스 트랜지스터 구성(208) 사이에 형성되어 메모리 디바이스의 액세스 트랜지스터 구성들 사이를 분리한다. 실시예에서, 액세스 트랜지스터 구성들은 리세스 액세스 트랜지스터들이다. 실시예에서, 메모리 디바이스는 DRAM이다. 다른 실시예에서, 메모리 디바이스는 4.5F2 DRAM 셀이다.
누설 전류, 트렌치 분리, 리세스 액세스 트랜지스터, 접지된 게이트, 분리 트랜지스터

Description

4.5Ｆ2 ＤＲＡＭ 셀들에 사용되는 접지된 게이트를 갖는 트렌치 분리 트랜지스터 및 그 제조 방법{TRENCH ISOLATION TRANSISTOR WITH GROUNDED GATE FOR A 4.5F2 DRAM CELL AND MANUFACTURING METHOD THEREOF}
본 발명은 일반적으로 메모리 디바이스들에 관한 것이며, 특히 DRAM 디바이스들에 대한 액세스 트랜지스터 구성을 분리하는 시스템 및 방법에 관한 것이다.
전계 효과 트랜지스터들(FET's)과 같은 액세스 트랜지스터들은 메모리들에 저장된 정보를 나타내는 전하를 저장하는데 이용되는 캐패시터들에 대한 액세스를 제어하기 위해 DRAM들과 같은 메모리 구조들에 사용된다. 액세스 트랜지스터들은, 그들이 꺼져있을 때 높은 임피던스를 제공할 수 있도록 요구되며 그들이 켜져있을 때 낮은 임피던스 접속을 제공할 수 있도록 요구된다.
DRAM들 및 그외의 메모리들은 어드레싱 설계를 이용함으로써 다수의 트랜지스터 게이트들에 연결된 워드 라인이 선택되고, 동시에, 다수의 트랜지스터 드레인들에 연결된 비트 라인 또는 디지트 라인이 선택된다. 선택된 워드 라인과 선택된 디지트 라인의 교차점에 위치한 액세스 트랜지스터가 켜지고, 해당 메모리 셀이 액세스된다.
DRAM들에서, 전하 누설 효과들로 인해 메모리에 저장된 정보의 주기적인 리 프레시가 요구된다. 차례로, DRAM을 리프레싱하는 것은 전력소모 및 메모리 동작에서의 지연을 증가시킨다. 따라서, DRAM들에서 전하 누설 영향을 줄이는 것이 바람직하다.
전하 누설의 한가지 원인은 기생 컨덕턴스(conductance)이다. 선택된 워드 라인과 선택된 디지트 라인의 교차점에 위치한 액세스 트랜지스터가 켜짐과 동시에 그외의 다수의 액세스 트랜지스터들은, 선택된 디지트 라인에 연결된 액세스 트랜지스터들의 드레인에 기인한 드레인 전압을 가진다. 이들 액세스 트랜지스터들은 드레인 전압의 결과로서 소정의 기생 컨덕턴스를 보인다.
또한, DRAM들과 같은 메모리들에 대해 요구되는 면적을 최소화하는 것이 바람직하다. 점점 더 작은 반도체들에 대한 요구가 인접한 트랜지스터들이 반도체 웨이퍼 상에서 서로 더 가까이 배치되도록 야기한다. 이것은, 차례로, 트랜지스터들의 공핍 영역들(depletion regions)이 서로 더 가까이 배치되도록 야기하는 한편, 여전히 다양한 회로 소자들을 전기적으로 서로 분리하는 것을 요구한다. 트랜지스터들 주위에 더 작은 공핍 영역을 생성하는 한가지 방법은 기판 도핑 농도를 증가시키는 것이다. 그러나, 더 높은 도핑 레벨들은 실리콘에서의 오염 레벨을 증가시키고, 차례로, 트랜지스터의 누설 전류를 증가시킨다.
다양한 회로 소자들 서로 간에 전기적 분리를 유지하는 또 다른 방법에서, 전기적 분리 구조들이 반도체들 내에 제조된다. 그러나, 전기적 분리 구조들은 DRAM 또는 그외의 집적 회로 상에 공간을 요구한다. 전기적 분리 구조들에 이용되는 면적을 감소시키기 위한 다양한 기법들이 개발되어왔다. 도 1에 도시되는 바와 같이, 비교적 적은 공간을 요구하면서 전기적 분리를 제공하는 한가지 기법은 분리 트렌치(102)를 트랜지스터 구성들(100)의 일부분들 사이에 배치하는 것이다. 그러나, 일부 유형의 집적 회로에서는, 기생 컨덕턴스 중 일부분이 트렌치 분리 기법들을 이용하는 것에 대한 인공물인 코너 효과들(corner effects)에 기인한다.
도 1은 또한 각각의 트랜지스터 구성(100)의 게이트 구성을 포위하는 공핍 영역들(104)을 도시한다. 분리 트렌치(102)는 포위 공핍 영역(surrounding depletion region)을 갖지 않는다.
접지된 게이트를 갖는 트랜지스터 또는 분리 트랜지스터가 제1 액세스 트랜지스터 구성과 제2 액세스 트랜지스터 구성 사이에 구비되어 메모리 디바이스의 액세스 트랜지스터 구성들을 분리한다. 실시예에서, 메모리 디바이스는 DRAM이다. 다른 실시예에서, 메모리 디바이스는 4.5F2 DRAM 셀이다. 실시예에서, 액세스 트랜지스터 구성들은 양면 포위 액세스 트랜지스터들(two-sided surround access transistors)이다.
액세스 트랜지스터 구성들 사이의 분리 트랜지스터는 분리 트랜지스터의 게이트 아래에 공핍 영역을 생성하여 기판의 전자들이 게이트로부터 멀어지도록 한다. 이것은 핀치 오프(pinch off)시키고 분리 트랜지스터의 공핍 영역을 인접한 액세스 트랜지스터 구성들의 공핍 영역들과 병합시킨다. 병합된 공핍 영역에는 전자들을 위한 공간이 없기 때문에, 누설 전류는 실질적으로 감소한다. 공핍 영역들은 더 작은 반도체를 만들어 내기 위해 서로 더 가까이 배치될 수 있다. 더욱이, 실리콘 기판에 대해 더 낮은 도핑 농도가 또한 이용될 수 있다.
본 발명의 일 실시예는 반도체 기판, 반도체 기판과 관련된 복수의 전하 저장 디바이스들, 반도체 기판과 관련된 복수의 디지트 라인들, 전하 저장 디바이스와 디지트 라인 사이에 전기적으로 개재된 복수의 게이트들을 포함하고, 게이트, 전하 저장 디바이스 및 디지트 라인은 메모리 셀을 정의하고, 게이트들은 반도체 기판 쪽으로 리세스(recess)되도록 형성되어, 반도체 기판 내에서 제1 공핍 영역이 형성되도록 하고, 게이트가 활성화된 경우, 도전성 경로가 반도체 기판 내의 리세스된 게이트 둘레에 형성됨으로써 전하들이 전하 저장 디바이스와 그에 대응하는 디지트 라인 사이로 흐르게 하며, 복수의 분리 구조들은 반도체 기판 내에서 리세스되도록 형성되고 반도체 기판 내의 제2 공핍 영역을 정의하도록 형성되는 메모리 디바이스이다.
본 발명의 다른 실시예는 제1 표면을 갖는 기판, 기판상에 패턴으로 정렬된 복수의 메모리 셀들을 포함하고, 복수의 메모리 셀들은 전하 저장 디바이스와 기판쪽으로 확장하도록 형성된 리세스된 액세스 디바이스를 포함하고, 리세스 액세스 디바이스는 기판에 공핍 영역을 야기하고 기판 내의 리세스 액세스 디바이스의 리세스된 둘레 주위에 전류 흐름 경로를 더 정의하고, 복수의 메모리 셀들을 서로 분리하기 위해 복수의 분리 구조들이 기판에 형성되고, 복수의 분리 구조들은 기판 쪽으로 확장하도록 형성된 리세스된 액세스 디바이스들을 포함하고, 복수의 분리 구조들은 기판 내에 제2 공핍 영역을 야기하는 메모리 디바이스이다.
본 발명의 또다른 실시예는, 제1 표면을 갖는 기판; 제1 메모리 저장 디바이스, 제1 디지트 라인, 및 제1 표면으로부터 기판 쪽으로 확장하는 제1 리세스된 게이트, 제1 소스, 및 제1 드레인을 갖는 제1 트랜지스터 구성을 포함하는 제1 메모리 구성 - 제1 메모리 저장 디바이스는 제1 소스에 전기적으로 연결되고, 제1 디지트 라인은 제1 드레인에 전기적으로 연결됨 - ; 및 제2 메모리 저장 디바이스, 제2 디지트 라인, 및 제2 리세스된 게이트, 제2 소스, 및 제2 드레인을 갖는 제2 트랜지스터 구성을 포함하는 제2 메모리 구성 - 제2 메모리 저장 디바이스는 제2 소스에 전기적으로 연결되고 제2 디지트 라인은 제2 드레인에 전기적으로 연결됨 - 을 포함하고, 제1 및 제2 트랜지스터 구성들은 리세스 액세스 디바이스들이고, 접지된 리세스된 트랜지스터 게이트 구성은 제1 및 제2 메모리 구성들 사이에 개재되는 메모리 디바이스이다.
본 발명의 또 다른 실시예는 전하 저장 디바이스와 기판 쪽으로 확장하도록 형성된 리세스된 액세스 디바이스로 이루어지는 복수의 메모리 셀들을 분리하는 방법으로서, 리세스된 액세스 디바이스는 기판에 제1 공핍 영역을 야기하고 인접한 소스 드레인 영역들 사이의 기판 내의 리세스된 액세스 디바이스의 리세스된 둘레 주위에 전류 흐름 경로를 더 정의하고, 이 방법은 복수의 메모리 셀들을 서로 분리하도록 복수의 분리 구조들을 형성하는 단계 - 복수의 분리 구조들은 리세스된 액세스 디바이스들을 포함함 -, 복수의 분리 구조들을 형성하는 리세스된 액세스 디바이스들이 기판 내에 제2 공핍 영역을 형성하게 함으로써 셀들 간의 누설을 억제한다.
본 발명을 요약하기 위해, 본 발명의 소정의 양태들, 장점들 및 신규한 특징들이 본 명세서에서 기술되었다. 그러한 모든 장점들이 본 발명의 임의의 특정 실시예에 따라 달성되지는 않는다는 것이 이해되어야 한다. 따라서, 본 발명은, 본 명세서에서 교시될 수 있거나 제안될 수 있는 바와 같은 그 외의 장점들을 반드시 달성함이 없이 본 명세서에서 교시한 바와 같은 하나의 장점 또는 일군의 장점들을 달성하거나 최적화하는 방식으로 구현되거나 수행될 수 있다.
본 발명의 다양한 특징들을 구현하는 일반적인 아키텍쳐(architecture)가 지금부터 도면들을 참조하여 설명될 것이다. 본 발명의 실시예들을 도시하기 위해 도면들 및 그와 관련된 설명들이 제공될 것이나 본 발명의 범주를 한정하려는 것은 아니다. 도면들에 걸쳐서, 참조된 구성요소들 간에는 대응관계를 나타내기 위해 참조 번호들이 재사용될 것이다. 또한, 각 참조 번호의 첫번째 숫자는 해당 구성요소가 처음으로 나타나는 도면을 나타낸다.
도 1은 트렌치 분리 구조들 및 트랜지스터 구성들의 간략화된 측면도를 도시한다.
도 2는 본 발명의 실시예의 트랜지스터 분리 구성들 및 액세스 트랜지스터 구성들의 간략화된 측면도를 도시한다.
도 3은 메모리 저장 디바이스들 및 메모리 액세스 디바이스들을 더 포함하는 도 2의 메모리 디바이스(200)의 실시예의 간략화된 측면도를 도시한다.
도 4는, 본 발명의 실시예에 따른, 도 2 및 도 3의 구조들을 포함하며, 다수의 워드 라인들 및 디지트 라인들을 포함하는 메모리 어레이의 회로도이다.
도 5는, 본 발명의 실시예에 따른, 도 2 및 도 3의 구조들을 포함하는 메모리 디바이스와 전자 회로 사이의 통신을 도시하는 개략도이다.
도 6A는, 본 발명의 실시예에 따른 메모리 저장 디바이스(600)의 상면도이다.
도 6B는 도 6A에 도시된 메모리 저장 디바이스의 실시예의 간략화된 측면도이다.
도 7A는 본 발명의 다른 실시예에 따른 메모리 저장 디바이스의 상면도이다.
도 7B는 도 7A에 도시된 메모리 저장 디바이스의 실시예의 간략화된 측면도이다.
본 발명의 더욱 상세한 이해를 위해 우선 도 2를 참조한다. 도 2는 본 발명의 실시예의 트랜지스터 분리 구성들과 액세스 트랜지스터 구성들을 포함하는 메모리 디바이스(200)의 일부분의 간략화된 측면도를 도시한다.
메모리 디바이스(200)는 광범위한 적절한 재료들을 포함할 수 있는 반도체 기판(202)을 포함한다. 반도체 기판(202)은 반도체 구조들 및/또는 기판 상에 제조된 그외의 층들 또는 본 기술분야에 통상적으로 사용되는 임의의 도핑된 실리콘 플랫폼(platform)을 포함할 수 있다. 도시된 반도체 기판(202)은 진성 도핑된(intrinsically doped) 단결정 실리콘 웨이퍼를 포함하지만, 다른 구성들의 반도체 기판(202)이, 반도체 디바이스들의 그외의 액티브 또는 동작가능한 부분들을 포함하는 반도체 층들의 다른 형태들을 포함할 수 있음을 본 기술분야의 당업자는 이 해할 것이다.
메모리 디바이스(200)는 트랜지스터 게이트 구성들(204-210, 240, 242)을 더 포함한다. 트랜지스터 게이트 구성들(204-210, 240, 242)은 반도체 기판(202) 내에 형성되는 것으로 도시된다. 다른 실시예에서, 트랜지스터 게이트 구성들(204-210, 240, 242)는 기판(202) 상에 형성된다.
트랜지스터 게이트 구성들(204-210, 240, 242)은 게이트 유전체(212-218, 256, 258), 실리콘층(도시되지 않음), 도전층(도시되지 않음), 및 절연 캡(206)을 각각 포함한다. 실시예에서, 게이트 유전체(212-218, 256, 258)는, 예를 들어, 실리콘 이산화물과 같은 산화물을 포함한다. 실시예에서, 실리콘층은 도전성을 갖도록 도핑된 실리콘을 포함한다. 실시예에서, 도전층은, 예를 들어, 구리, 금, 알루미늄, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드와 같은 금속 또는 금속 실리사이드를 포함한다. 실시예에서, 절연 캡(206)은, 예를 들어, 실리콘 이산화물, 또는 실리콘 질화물과 같은 절연체를 포함한다.
트랜지스터 게이트 구성들(204-210, 240, 242)의 층들은 예시적인 층들이며, 설명된 층들에 추가적으로 또는 대안적으로 그외의 층들이 이용될 수 있음이 이해될 것이다. 예를 들어, 장벽층(barrier layer)이 도전층과 실리콘층 사이에 포함될 수 있다.
메모리 디바이스(200)는 기판(202) 내에 형성된, 도핑된 확산 영역들 또는 소스/드레인 영역들(220-230)을 더 포함한다. 소스/드레인 영역들(220 및 222)은 트랜지스터 게이트 구성(204)과 함께 제1 트랜지스터 구성(232)을 정의한다. 소스 /드레인 영역들(222 및 224)은 트랜지스터 게이트 구성(206)과 함께 제2 트랜지스터 구성(234)을 정의한다.
소스/드레인 영역(222)은 트랜지스터 게이트들(212 및 214)를 통해 소스/드레인 영역들(220 및 224)에 게이트형으로(gatedly) 각각 접속된다. 소스/드레인 영역(222)은, 제1 트랜지스터 구성(232) 및 제2 트랜지스터 구성(234)에 의해 공유된다는 점에서 공유된 소스/드레인 영역으로 간주될 수 있다.
마찬가지로, 소스/드레인 영역들(226 및 228)은 트랜지스터 게이트 구성(208)과 함께 제3 트랜지스터 구성(236)을 정의한다. 소스/드레인 영역들(228 및 230)은 트랜지스터 게이트 구성(210)과 함께 제4 트랜지스터 구성(238)을 정의한다.
소스/드레인 영역(228)은 트랜지스터 게이트들(216 및 218)을 통해 소스/드레인 영역들(226 및 230)에 게이트형으로 각각 접속된다. 소스/드레인 영역(228)은 또한, 제3 트랜지스터 구성(236) 및 제4 트랜지스터 구성(238)에 의해 공유된다는 점에서 공유된 소스/드레인 영역으로 간주될 수 있다.
실시예에서, 게이트 유전체들(212-218, 256, 258)은 각각 워드 라인들(212-218, 256, 258)이다. 실시예에서, 트랜지스터 구성들(232-238)은 양면 포위 액세스 트랜지스터들이다. 다른 실시예에서, 트랜지스터 구성들(232-238)은 리세스 액세스 트랜지스터들이다. 또 다른 실시예에서, 트랜지스터 구성들(232-238)은 U-게이트 트랜지스터들이다. 또 다른 실시예에서, 트랜지스터 구성들(232-238)은 리세스 액세스 디바이스들이다. 또 다른 실시예에서, 트랜지스터 구성들(232-238)은 리세스 액세스 디바이스(RAD) 액세스 트랜지스터들이다.
실시예에서, 트랜지스터 구성들(232-238)은, 소스/드레인 영역들(220-230)이 n-타입 영역들을 포함하는 NMOS 트랜지스터 디바이스들이다. 다른 실시예에서, 트랜지스터 구성들(232-238)은, 소스/드레인 영역들(220-230)이 p-타입 영역들을 포함하는 PMOS 트랜지스터들이다. 메모리 디바이스(200)는, 예를 들어, 이온 주입, 또는 확산과 같은 임의의 적절한 도핑 공정을 이용하여 도핑될 수 있다.
트랜지스터 게이트 구성들(240, 242)은, 상술한 바와 같이, 워드 라인들(256, 258)을 각각 포함한다. 트랜지스터 구성들(232-238)을 분리하기 위해, 트랜지스터 게이트 구성들(240, 242)의 워드 라인들(256, 258)은 각각 전기적으로 접지된다. 접지된 워드 라인들(256, 258)을 갖는 트랜지스터 구성들(240, 242)은 각각 분리 트랜지스터 구성들(260, 262)을 포함한다.
실시예에서, 기판(202)은 p-도핑된다. p-도핑된 기판(202)은 초과 정공들 또는 양으로 대전된 입자들을 포함한다. 접지된 워드 라인들(256, 258)은 워드 라인들(256, 258)을 둘러싼 영역으로부터 정공들의 일부를 밀어낸다. 이것은 접지된 게이트들(256, 258)을 포위하는 영역 내의 자유 정공들과 전자들을 감소시키고, 따라서, 접지된 워드 라인들(256, 258)을 둘러싼 영역들 내의 누설 전류를 감소시킨다.
도 2에 도시된 점선들은 각각의 트랜지스터 구성(232-238)과 분리 트랜지스터 구성들(260, 262) 주위의 공핍 영역의 경계를 나타낸다. 트랜지스터 게이트 구성들(204-210)은 각각 공핍 영역들(244-250)을 포함하고 분리 트랜지스터 구성 들(240, 242)은 각각 공핍 영역들(252, 254)을 포함한다.
분리 트랜지스터 구성(260)의 소스와 드레인(224, 226) 사이를 분리하기 위해, 실시예에서는, 게이트 전압이 대략 문턱 전압과 같거나 작다. 이 실시예에서, 분리 트랜지스터 구성(260)은 공핍 모드이다.
다른 실시예에서, 게이트 전압은 문턱 전압보다 훨씬 작으며, 이는 또한 분리 트랜지스터 구성(260)의 소스와 드레인(224, 226) 사이를 분리한다. 이 실시예에서는, 분리 트랜지스터 구성(260)은 축적 모드(accumulation mode)에 있다.
도 2에 도시되는 바와 같이, 접지된 게이트(256)의 공핍 영역(252)은 트랜지스터 구성들(234 및 236)의 공핍 영역들(246, 248)과 병합된다. 이것은 트랜지스터 구성들(234 및 236) 사이를 분리한다. 일 구현예에서, 게이트들(256)은 접지된다. 다른 구현에서는, 예를 들어, 대략 -0.5V의 음의 전압이 인가되어 공핍 영역을 강화한다. 메모리 디바이스(200)에서 분리 트랜지스터 구성들의 접지된 워드 라인들을 포위한 공핍 영역들은 인접한 액티브 트랜지스터 구성들의 공핍 영역들과 병합하여 분리를 제공한다. 핀치 오프된 공핍 영역들(244-254)에는 전자들을 위한 공간이 없기 때문에 누설 전류는 실질적으로 감소된다.
상술한 바와 같이, 기판 도핑 농도를 증가시키는 것은 트랜지스터 게이트를 둘러싼 공핍 영역의 크기를 감소시키는 하나의 방법이고, 따라서 트랜지스터들 사이에 더 작은 간격을 가능케 한다. 분리 트랜지스터 구성들(260, 262)을 이용하지 않는 메모리 디바이스의 실시예에서, 대략 1016 atoms/cm3에서 대략 1020 atoms/cm3의 도핑 농도가 사용될 수 있다.
메모리 디바이스(200)에서 분리 트랜지스터 구성들(260, 262)을 형성하는 것은 액티브 트랜지스터 소자들 사이를 분리하고 기판(202)에 높은 도핑 농도를 필요로 하지 않으면서 액세스 트랜지스터들(232-238)의 간격이 가까워지도록 한다. 따라서, 더 낮은 도핑 농도의 실리콘 기판(202)이 사용될 수 있다. 메모리 디바이스(200)의 실시예에서, 분리 트랜지스터 구성들(260, 262)을 이용하면, 대략 1016 atoms/cm3 에서 대략 1015 atoms/cm3, 그리고 바람직하게는 대략 1015 atoms/cm3 의 도핑 농도가 사용될 수 있다.
도 3은 메모리 저장 장치들과 메모리 액세스 디바이스들을 더 포함하는 도 2의 메모리 디바이스(200)의 실시예의 간략화된 측면도이다.
도 3을 참조하면, 절연성 재료(310)가 기판(202)위에 형성되고 도전성 상호접속들(interconnects)(312, 314 및 316)은 절연성 재료(310)를 통해 각각 소스/드레인 영역들(220, 222, 및 224) 쪽으로 확장한다. 절연성 재료(310)는, 예를 들어, BPSG(borophosphosilicate glass)를 포함할 수 있고, 도전성 상호접속들(312, 314, 316)은, 예를 들어, 하나 이상의 도전성으로 도핑된 실리콘, 금속 실리사이드, 또는 원소 금속을 포함할 수 있다.
도전성 상호접속(314)은 디지트 라인(318)과 전기적으로 접속되어, 공유된 소스/드레인 영역(222)와 디지트 라인(318) 사이에 전기적 접속을 만들어낸다. 전기적 접속들(312 및 316)은 각각 캐패시터 구성들(320 및 322)에 포함된다. 실시 예에서, 유전체 재료(324)는 전기적 접속들(312 및 316) 위에 형성되고, 캐패시터 판(326)은 유전체 재료(324) 위에 후속하여 형성된다. 따라서, 도전성 상호접속들(312 및 316)은 캐패시터 구성들(320 및 322)에 저장 노드들로서 포함된다. 유전체 재료(324)는, 예를 들어, 실리콘 이산화물, 실리콘 질화물, 또는 탄탈륨 오산화물(tantalum pentoxide)과 같은, 소위, 고유전율(high-K) 유전체 재료들 중 하나 이상을 포함할 수 있다. 캐패시터 판들(326)은, 예를 들어, 도전성을 갖도록 도핑된 실리콘, 금속, 또는 금속 실리사이드 중 하나 이상을 포함할 수 있다.
트랜지스터 구성들(232-238)은 메모리 디바이스(200)에 대해 액세스 트랜지스터들을 정의한다. 트랜지스터 구성들(232 및 234)이 디지트 라인(318)과 캐패시터 구성들(320 및 322) 사이에 액세스를 제공하도록 이용되며, 트랜지스터 구성들(236 및 238)이 디지트 라인(318)과 캐패시터 구성들(330 및 332) 사이에 액세스를 제공하도록 이용된다.
도 4는 복수의 워드 라인들, 디지트 라인들, 및 메모리 셀들(402)을 포함하는 메모리 어레이(400)의 회로도이다. 실시예에서, 메모리 어레이(400)는 도 2 및 도 3의 구조들을 포함한다.
메모리 셀들(402)은 열들(columns) C1-CN과 행들(rows) R1-RN으로 구성된다. 열 디코더(404)와 행 디코더(406)는 어드레스 신호들(408)을 처리하여 목표된 메모리 셀(402)의 열 CN과 행 RN을 식별한다. 열들은 통상적으로 워드 라인들로 알려져 있고 행들은 통상적으로 디지트 라인들 또는 비트 라인들로 알려져 있다.
예시적인 메모리 셀(402)은 트랜지스터(232), 트랜지스터(232)의 소스(S)(220)에 연결된 캐패시터(320), 트랜지스터(232)의 게이트(G) 및 그외의 메모리 셀들의 그외의 게이트들에 연결된 워드 라인(212), 및 트랜지스터(232)의 드레인(D)(222) 및 그외의 메모리 셀들의 그외의 드레인들에 연결된 디지트 라인(318)을 포함한다. 실시예에서, 트랜지스터(232)의 게이트(G)는 워드 라인(212)을 포함한다.
워드 라인(212) 및 비트 라인(318)을 선택함으로써, 트랜지스터(232)가 턴 온 되고, 캐패시터(320)에 저장된 전하가 측정되어 메모리 셀(402)에 저장된 데이터를 판정할 수 있다. 대안적으로, 트랜지스터(232)를 선택하고 턴 온 함으로써, 전하가 캐패시터(320)로 주입되어, 데이터를 캐패시터 내에 기입할 수 있고, 트랜지스터(232)는 데이터를 메모리 셀(402)에 저장하기 위해 턴 오프 될 수 있다.
도 5는 종래의 어드레스 신호들(408)과 데이터 신호들(502)을 통해 전자 회로(500)와 인터페이싱하는 메모리 어레이(400)를 도시한다. 어드레스 신호들(408)은 메모리 어레이 내(400)의 하나 이상의 메모리 셀들(402)을 선택한다. 반대로, 데이터 신호들(502)은 메모리 어레이(400)의 메모리 셀들(402)에 대해 저장되거나 검색된 데이터를 이송한다.
일 실시예에서, 메모리 어레이(400)는 DRAM이다. 다른 실시예들에서, 메모리 어레이(400)는 정적 메모리, 동적 메모리, EDO(Extended data out) 메모리, EDO DRAM, 동기식 DRAM(SDRAM), 더블 데이터 레이트 동기식 DRAM(DDR SDRAM), 동기식 링크 DRAM(SLDRAM), 비디오 RAM(VRAM), 램버스 DRAM(RDRAM), SRAM, 플래시 메모리 들, 또는 본 기술분야에 주지된 임의의 그외의 메모리 유형과 같은 광범위한 메모리 디바이스들을 포함한다.
메모리 어레이(400)는 상이한 유형들의 전자 회로(500)와 인터페이스한다. 예시로서, 전자 회로(500)는 컴퓨터들, 및 그와 유사한 것을 포함하여 메모리를 액세스하거나 메모리에 의존하는 임의의 디바이스를 포함할 수 있지만, 그에 한정되지는 않는다.
예시로서, 컴퓨터들은 프로세서들, 프로그램 로직, 또는 데이터와 본 명세서에서 기술한 바와 같이 동작하는 명령들을 나타내는 그외의 기판 구성들을 포함한다. 다른 실시예들에서, 프로세서들은 제어 회로, 프로세서 회로, 프로세서들, 범용의 단일 칩 또는 멀티 칩 마이크로프로세서들, 디지털 신호 프로세서들, 임베드된 마이크로프로세서들, 마이크로컨트롤러들, 및 그와 유사한 것을 포함할 수 있다.
일부 실시예들에서, 메모리 어레이(400)와 전자 회로(500)가 개별적으로 구현된다. 다른 실시예들에서, 메모리 어레이(400)와 전자 회로(500)가 함께 집적된다. 더욱이, 본 기술분야의 당업자는 메모리 어레이(400)가 광범위한 디바이스들, 제품들, 및 시스템들로 구현될 수 있음을 인식할 것이다.
도 6A는 메모리 저장 디바이스 또는 메모리 어레이(600)의 실시예의 상면도이다. 메모리 어레이(600)는 복수의 워드 라인들(602), 복수의 디지트 라인들(608), 복수의 분리 트랜지스터 구성들(606), 및 복수의 액티브 영역들(604)을 포함한다. 액티브 영역들(604)은 디지트 라인들(즉, x 축)에 대하여 기울어져 있 다. 실시예에서, 액티브 영역들(604)의 레이아웃들은 45°에 있다. 다른 실시예에서, 액티브 영역들(604)은 x-축에 대해, 대략 0°에서 대략 180°사이의 각을 만든다. 실시예에서, 메모리 어레이(600)의 메모리 셀들의 피치는 Y 방향으로는 하나의 셀에 대해 3F이고, X 방향으로는 두개의 셀들에 대해 3F이다.
도 6B는 도 6A에 도시된 메모리 어레이(600)의 실시예의 간략화된 측면도이다. 도 6B는 도 6A에 도시된 복수의 워드 라인들(602), 복수의 디지트 라인들(608), 복수의 분리 트랜지스터 구성들(606), 및 복수의 액티브 영역들(604)을 더 포함한다.
도 7A는 메모리 어레이(600)의 또 다른 실시예의 상면도이다. 도 7A에 도시된 실시예에서, 액티브 영역들(604)의 레이아웃들은 0°에 있다. 액티브 영역들(604)은 디지트 라인들(608) 아래에 있고 디지트 라인들에 의해 덮여진다.
도 7B는 도 7A에 도시된 메모리 저장 장치의 실시예의 간략화된 측면도이다. 도 7B는 도 7A에 도시된 복수의 액티브 영역들(604)을 도시하고 복수의 워드 라인들(602), 복수의 디지트 라인들(608), 및 복수의 분리 트랜지스터 구성들(606)을 더 도시한다.
본 발명의 소정의 실시예들이 설명되었으나, 이들 실시예들은 예시로서만 나타내어진 것일 뿐이며, 본 발명의 범주를 제한하려고 의도되지 않는다. 사실, 본 명세서에서 기술된 신규한 방법들 및 시스템들은 다양한 기타의 형태들로 구현될 수 있고; 더구나, 본 발명의 사상을 벗어나지 않고 본원에 기술된 방법들 및 시스템들의 형태에 대해 다양한 생략, 대체 및 변경이 이루어질 수 있다. 첨부하는 도 면들 및 그것들의 등가물들은 본 발명의 범주 및 사상에 들어오는 그러한 형태들 또는 변경들을 포함하도록 의도된다.

Claims (16)

  1. 메모리 디바이스로서,
    제1 표면을 갖는 기판;
    상기 기판 상에 패턴으로 정렬되는 복수의 메모리 셀들 - 상기 복수의 메모리 셀들 각각은 전하 저장 디바이스 및 상기 기판 쪽으로 확장하도록 형성된 리세스된 액세스 디바이스(recessed access device)를 포함하고, 상기 리세스된 액세스 디바이스는 상기 기판 내에 제1 공핍 영역을 야기하고 상기 기판 내에 상기 리세스된 액세스 디바이스의 리세스된 둘레 주위에 전류 흐름 경로를 더 정의함 - ; 및
    상기 복수의 메모리 셀들의 인접한 메모리 셀들을 서로 분리하기 위해, 상기 기판 내에 리세스된 복수의 분리 구조들 - 상기 복수의 분리 구조들은 상기 기판 내에 제2 공핍 영역을 야기하여, 상기 인접한 메모리 셀들을 서로 분리하기 위해 상기 제2 공핍 영역이 대응하는 상기 제1 공핍 영역과 병합하도록 구성되며, 상기 복수의 분리 구조들에 의해 형성된 상기 제2 공핍 영역은 누설 전류를 감소시키기 위해 대응하는 상기 제1 공핍 영역과 병합하여 메모리 셀들 간의 누설 전류를 증가시키지 않고 상기 기판의 도핑 농도가 감소될 수 있음 -
    을 포함하는 메모리 디바이스.
  2. 제1항에 있어서,
    상기 복수의 메모리 셀들은 상기 기판의 상기 제1 표면 상에 형성된 전하 저장 디바이스와 디지트 라인을 포함하고 상기 리세스된 액세스 디바이스는 상기 기판 쪽으로 확장하도록 형성된 게이트를 갖는 리세스된 액세스 트랜지스터를 포함하는 메모리 디바이스.
  3. 제2항에 있어서,
    상기 리세스된 액세스 트랜지스터는 상기 기판의 상기 제1 표면에 인접하여 형성된 소스/드레인 영역들의 쌍을 더 포함하고 상기 리세스된 액세스 트랜지스터는 상기 제1 표면으로부터 상기 기판 쪽으로 안으로 확장하는 게이트 구조를 포함하여 상기 게이트의 활성화로 인해 상기 소스/드레인 영역들의 쌍 사이에 전류가 흐르도록 도전성 채널을 형성하는 메모리 디바이스.
  4. 제1항에 있어서,
    상기 복수의 분리 구조들은 상기 제2 공핍 영역을 정의하도록 바이어스되는 메모리 디바이스.
  5. 제1항에 있어서,
    상기 복수의 분리 구조들은 상기 제1 표면으로부터 상기 기판 쪽으로 확장하도록 형성된 복수의 게이트 구조들을 포함하고 상기 복수의 게이트 구조들은 접지되는 메모리 디바이스.
  6. 삭제
  7. 제1항에 있어서,
    상기 복수의 메모리 셀들 각각은 제1 및 제2 복수의 리세스된 게이트들 및 제1 및 제2 전하 저장 디바이스를 포함하고 상기 복수의 메모리 셀들 각각은 상기 제1 및 제2 게이트들 사이에 공통이고 단일 디지트 라인에 전기적으로 연결되는 공통 소스/드레인 영역을 포함하는 메모리 디바이스.
  8. 제7항에 있어서,
    상기 전하 저장 디바이스에 전기적으로 연결되는 복수의 소스/드레인 영역들을 더 포함하는 메모리 디바이스.
  9. 제1항에 있어서,
    상기 기판은 p-도핑된 기판을 포함하고 상기 복수의 리세스된 액세스 디바이스들은 리세스된 게이트들을 포함하는 메모리 디바이스.
  10. 제1항에 있어서,
    복수의 메모리 셀들의 게이트를 활성화시키는데 사용되는 워드 라인과 복수의 메모리 셀들에 또한 전기적으로 연결되는 디지트 라인을 더 포함하고 각각의 메모리 셀의 상기 게이트는 액티브 영역을 정의하고 각각의 셀의 상기 액티브 영역은 상기 디지트 라인과 워드 라인에 대해 45°의 각도를 가지며 위치하는 메모리 디바이스.
  11. 제1항에 있어서,
    복수의 메모리 셀들의 게이트를 활성화시키는데 사용되는 워드 라인과 복수의 메모리 셀들에 또한 전기적으로 연결되는 디지트 라인을 더 포함하고 각각의 셀의 상기 게이트는 액티브 영역을 정의하고 각각의 메모리 셀의 상기 액티브 영역은 상기 디지트 라인에 대해 0°의 각도를 가지며 위치하는 메모리 디바이스.
  12. 전하 저장 디바이스와 기판 쪽으로 확장하도록 형성된 리세스된 액세스 디바이스로 이루어진 복수의 메모리 셀들을 분리하는 방법으로서,
    상기 리세스된 액세스 디바이스는 상기 기판 내에 제1 공핍 영역을 야기하고 인접한 소스 드레인 영역들 사이의 상기 기판 내에 상기 리세스된 액세스 디바이스의 리세스된 둘레 주위에 전류 흐름 경로를 더 정의하며, 상기 방법은,
    상기 복수의 메모리 셀들을 서로 분리하기 위해 복수의 분리 구조들을 제공하는 단계 - 상기 복수의 분리 구조들은 리세스된 액세스 디바이스들을 포함함 - ; 및
    상기 기판 내에, 대응하는 상기 제1 공핍 영역과 병합하는 제2 공핍 영역을 형성하도록 상기 리세스된 액세스 디바이스들을 바이어스함으로써 상기 복수의 메모리 셀들의 인접한 메모리 셀들 간의 누설 전류를 억제하는 단계
    를 포함하며,
    상기 복수의 분리 구조들에 의해 형성된 상기 제2 공핍 영역은 상기 메모리 셀들의 상기 리세스된 액세스 디바이스에 의해 야기된 대응하는 상기 제1 공핍 영역과 병합하여 인접한 메모리 셀들 간의 누설 전류를 증가시키지 않고 상기 기판의 도핑 농도가 감소될 수 있는 방법.
  13. 삭제
  14. 제12항에 있어서,
    상기 분리 구조들은 상기 기판 쪽으로 확장하도록 형성되고 상기 분리 구조들은 접지되는 방법.
  15. 제12항에 있어서,
    상기 복수의 분리 구조들은 인접한 리세스된 액세스 디바이스들 사이에 개재되는 방법.
  16. 삭제
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