TWI360202B - Two-sided surround access transistor for a 4.5f2 d - Google Patents

Two-sided surround access transistor for a 4.5f2 d Download PDF

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TWI360202B TW095122787A TW95122787A TWI360202B TW I360202 B TWI360202 B TW I360202B TW 095122787 A TW095122787 A TW 095122787A TW 95122787 A TW95122787 A TW 95122787A TW I360202 B TWI360202 B TW I360202B
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Description

丄·202 九、發明說明： 【發明所屬之技術領域】 本發明大體而言係關於§己憶體裝置，且特定言之係關於 隔離用於動態隨機存取記憶體（DRAM)裝置之存取電晶體 構造的系統及方法。 【先前技術】 在記憶體结構（諸如動態隨機存取記憶體（"Dram”））中使 用存取電晶體（諸如場效電晶體（FET))以控制對用於儲存代 表記憶體中所含資訊之電荷的電容器之存取。該等存取電 晶體需要能夠在其轉到關閉（0FF)時提供高阻抗且在其轉 到打開（ON)時提供低阻抗連接。 動態隨機存取記憶體及其他記憶體使用一定址機制藉以 選擇耦合至許多電晶體閘極之字線，且同時選擇耦合至許 夕電日a體汲極之位元線或數位線。位於經選擇字線及經選 擇數位線相交處的存取電晶體得以打開，且記憶體單元得 以存取。 電荷漏洩效應使儲存於記憶
112369.doc 在動態隨機存取記憶體中， 體中之資訊之定期更新成為必 體之更新導致電力消耗增加及 要減少動態隨機存取記憶體中 1360202 壓之結果的寄生電導。 此外’需要最小化記憶體（諸如動態隨機存取記情體）所 需之面積。對於增加之更小半導體的需要導致在半導體晶 圓上鄰近電晶體被更加緊密地置放在一起。此接著導致電 曰曰體之耗乏區域更緊密地置放在一起，同時仍要求多種電 路元件彼此間電隔離。一種引入環繞電晶體之更小的耗乏 區域之方法為增加基板摻雜濃度。然而，更高之摻雜程度 增加石夕之污染程度，其接著增加電晶體之漏電流。 在維持多種電路元件彼此間之電隔離的另一方法中，電 隔離結構製造於半導體中。然而，電隔離結構需要動態隨 機存取記憶體或其他積體電路上之空間。已開發多種技術 以減小用於電隔離結構之面積。如圖1所說明，一種用於 提供電隔離同時需要相對小空間之技術為在電晶體構造 1 00之部分間置放一隔離槽102。然而，在一些類型之積體 電路中’寄生電導之一部分係歸因於為使用槽隔離技術之 人為產物的角效應。 圖1亦說明環繞每一電晶體構造100之閘極構造的耗乏區 域104。該隔離槽102並不具有一環繞耗乏區域。 【發明内容】 在第一存取電晶體構造與第二存取電晶體構造之間建立 一具有接地閘極之電晶體或一隔離電晶體以便在記憶體裝 置之存取電晶體結構間提供隔離。在一實施例中，該記憶 體裝置為動態隨機存取記憶體。在另一實施例中，該記憶 體裝置為4.5F2動態隨機存取記憶體單元。在一實施例 112369.doc 1360202 中’該存取電晶體結構為雙側環繞存取電晶體。 存取電Ba體構造之間之隔離電晶體在該隔離電晶體之閘 極下引入一耗乏區域，以使得基板中之電子自該閘極移 開。此夾斷且合併該隔離電晶體之耗乏區域與鄰近存取電 晶體構造之耗乏區域。因在經合併之耗乏區域中無電子之 空間，故漏電流實質上得以減小.可將耗乏區域緊密置放 於-起以便生產更小之半導體。此外，亦可使用石夕基板之 更低之摻雜濃度。 本發明之一實施例為一種記憶體裝置，其包含一半導體 基板；與該半導體基板關聯之複數個電荷儲存裝置；與該 半導體基板關聯之複數個位元線；電插入電荷儲存裝置盘 數位線之間之複數個閘極，其中一閘極 '一電荷儲存裝置 及-數位線界定一記憶體單元’其中該等閉極經形成以便 凹入半導體基板内以使得第一耗乏區域形成於半導體基板 内，且使得當啟動閘極時，在該半導體基板内於該凹入式 閘極之周邊附近形成一導電路徑從而允許電荷在電荷儲存 裝置與相應數位線之間流動；及複數.個隔離結構，盆經妒 f以凹入半導體基板内且在該半導體基板内界定第二耗乏7 區域。 本發明之另一實施例為一種記憶體裝置，其包含：一基 板’其具有一第一表面；複數個記憶體單元，其以一圖案 :列於該基板上’其中該複數個記憶體單元包括—電荷儲 子裝置及一經形成以便延伸 风、胛至该基板内之凹入式存取裝 ’其中該凹入式存取裝置在該基板中引人-耗乏區域且 ^2369.^0 1360202 進一步於該基板内在該凹入式存取裝置之凹入周邊附近界 定一電流路徑；及複數個隔離結構，其形成於該基板中’ 以便使》玄複數個e己憶體單元彼此隔離，其中該複數個隔離 結構構成經形成以便延伸至該基板内之凹入式存取裝置， 其中該複數個隔離結構在該基板中引入一第二耗乏區域。
本發明之另一實施例為一種記憶體裝置，其包含—具有 第一表面之基板；一包含第一記憶體儲存裝置、第一數位 線之第一記憶體構造；及一具有自第一表面延伸至基板内 雄極及第一汲極之第一電晶體構 之第一凹入式閘極 造，其中該第一記憶體儲存裝置電耦合至該第一源極，且 該第一數位線電柄合至該第一汲極；一包含第二記憶體儲 存裝置、第二數位線之第二記憶體構造；及一具有第二凹 入式閘極、第二源極及第二沒極之第二電晶體結構，其中 該第二記憶體儲存裝置電耦合至該第二源極，且該第二數 位線電耦合至該第二汲極；#中該第一及第二電晶體結構 為凹入式存取裝置；且-接地凹人式電晶體閘極構造播入 第一及第二記憶體結構之間。 明之另一實施例為一種隔離複數個記憶體單元之方 法’該複數個記憶體單元由一電荷儲存裝置及一經形成以 便延伸至一基板内之凹人 凹入式存取裝置組成，其中該凹入々 存取裝置在該基板中引人—第—耗乏區域且進—步在該二 板内相鄰源極汲極區域之間在該凹人式存取裝置之凹二 邊附近界定一電流路徑，哕古 周 °亥彳法包含·· ％成複數個隔離会士 構以便使該複數個記恃體置 〇 隐體早Μ此隔離，其中該複數個隔 II2369.doc 1360202 離構成凹人式存取裝置；及促使料凹人式存取裝置形成 該複數個隔離結構以在該基板中形成—第二耗乏區域從而 藉以抑制單元之間之漏洩。 為總結本發明之目的，本發明之某些態樣、益處及新穎 特徵在本文中加以描述。應瞭解依照本發明之任一特定實 施例，並非必須達成所有此等益處。因而，可以達成或最 優化本文所教示之一種益處或一組益處而無必要達成本文 可教不或提出之其他益處的方式實施或執行本發明。 【實施方式】 為更詳細地理解本發明，首先參看圖2。圖2說明本發明 之一實施例之包含若干電晶體隔離構造及存取電晶體構造 之S己憶體裝置200之一部分的經簡化之侧視圖。 記憶體裝置200包含一半導體基板202，該半導體基板 2 02可包含各種各樣適合之材料。該半導體基板2〇2可包括 半導體結構及/或製造於其上之其他層，或該項技術中普 遍使用之任意經摻雜矽平臺。雖然所說明之半導體基板 202包含一固有經摻雜單晶矽晶圓，但熟習該項技術者應 瞭解半導體基板202在其他配置中可包含其他形式之半導 體層’其包括半導體裝置之其他主動或可操作部分。 該記憶體裝置200進一步包含電晶體閘極構造204-210、 240、242。所展示電晶體閘極構造204-210、240、242形 成於半導體基板202内。在另一實施例中，該等電晶體閘 極構—造？04-210、240、242形成於該基板2_02文」1。 電晶體閘極構造204-21 0、240、242分別包含閘極介電 M2369.doc 212-218、256、258、矽層（未圖示）、導電層（未圖示）及絕 緣巾目206 °在—實施例中，閘極介電212-218、256、258包-3氧化物（諸如二氧化矽）。在一實施例中，該矽層包含經 導電摻雜之矽。在一實施例中，導電層包含金屬或金屬矽 化物’諸如銅、金、鋁、矽化鎢、矽化鈦、矽化鈷或矽化 錄。在一實施例中’該絕緣帽206包含一絕緣體，諸如二 氧化碎或1化石夕。 應瞭解電晶體閘極構造204-210、240、242之層為例示 性層’且除所描述之層之外（或替代所描述層），其他層亦 可加以使用。例如，可在導電層與矽層之間併入一障壁 層。 該記憶體裝置200進一步包含形成於基板202内之經摻雜 擴散區域或源極/汲極區域220-230。源極/汲極區域220及 222與電晶體閘極構造204 —起界定第一電晶體構造232。 源極/汲極區域222及224與電晶體閘極構造206—起界定第 一電晶體構造234。 源極/汲極區域222分別經電晶體閘極212及2 14閘極地連 接至源極/汲極區域220及224。可將源極/汲極區域222視為 共用源極/汲極區域，其中其由第一電晶體構造232及第二 電晶體構造234共用。 同樣，源極/汲極區域226及228與電晶體閘極構造208 — 起界定第三電晶體構造236。源極/汲極區域228及230與電 晶體閘極構造210—起界定第四電晶體構造238。 源極/汲極區域228分別經電晶體閘極216及21 8閘極地連 112369.doc •10. 1360202 接至源極/汲極區域226及230。亦可將源極/汲極區域228視 為共用源極/汲極區域，其中其由第三電晶體構造236及第 四電晶體構造238共用。 在一實施例中，該等閘極介電212-218，256，258分別 為字線212-21 8、256、258。在一實施例中’電晶體構造 232-238為雙側環繞存取電晶體。在另一實施例中，電晶 體構造232-238為凹入式存取電晶體。在又一實施例中， 電晶體構造232-238為U閘極電晶體。在又一實施例中，電 晶體構造232-238為凹入式存取裝置。在又一實施例中， 電晶體構造232-238為凹入式存取裝置（RAD)存取電晶體。 在一實施例中，電晶體構造232-238為N型金氧半導體 (NMOS)電晶體裝置以使得該等源極/汲極區域220-230包含 η型區域。在另一實施例中，電晶體構造232-238為P型金 氧半導體（PMOS)電晶體裝置以使得該等源極/汲極區域 220-230包含Ρ型區域。可使用任意適合之摻雜製程（諸如離 子植入或擴散）摻雜記憶體裝置200。 如上所述，該等電晶體閘極構造240、242分別包含字線 256、258。為提供對電晶體構造232-238之隔離，電晶體 閘極構造240、242分別之字線256 ' 258電性連接至地面》 具有接地字線256、258之電晶體構造240、242分別包含隔 離電晶體構造260、262。 在一實施例中，1基板202為ρ換雜。該ρ摻雜基板202包括 過剩之電洞或帶正電荷之粒子。接地字線2 5 6、2 5 8推動一 些電洞遠離環繞字線256、258之區域。此減少了環繞接地 112369.doc 1360202 閘極25ό、258之區域^的自由電洞及電子且因而減少了在 環^接地字線256、258之區域中之漏電流。 圖2中展示之虛線代表圍繞每一電晶體構造232_238之耗 乏區域與隔離電晶體構造260、262之邊界^電晶體閘極構 造204-210分別包含耗乏區域244·250且隔離電晶體構造 240、242分別包含耗乏區域252、254。 為提供隔離電晶體構造260之源極及：；及極224、226間之 隔離’在一實施例中’閘極電壓約小於或等於臨限電壓。 在此實施例中，該隔離電晶體構造260處於耗乏模式。 在另一實施例中，閘極電壓遠小於臨限電壓，其亦在隔 離電晶體構造260之源極及汲極224、226間提供隔離。在 此實施例中’該^體構造260處於積累模式。 如圖2中所展示，爸it}Lj^ 256之耗乏區域252與電晶體$ 構造234、236之耗乏區域246、248相合併。此提供電晶體 構造234與236之間之隔離。在一實施例中，閘極256為接 地的。在另一實施例中施加約_〇·5 v之負電壓以增強耗乏 區域。環繞隔離電晶體構造之接地字線的耗乏區域與記憶 體裝置200中之鄰近主動電晶體構造之耗乏區域相合併以 提供隔離。因在經夾斷之耗乏區域244_254中無電子之空 間，故漏電流實質上減小。 如上文所提及，提高基板摻雜濃度為減小環繞電晶體閘 極之耗乏區域之大小的一種方法，因而允許電晶體間更小 之間距。在一無隔離電晶體構造26〇、262之記憶體裝置之 實施例中，可使用約10“ at〇ms/cm3至約1〇2〇 at〇ms/cm3之 112369.doc 1360202 摻雜濃度。 在記憶體裝置2〇〇中形成隔離電晶體構造260，262提供 主動電晶體元件間之隔離且在無需基板202中之高摻雜濃 度的情況下允許存取電晶體232_238之更緊密之間距。因 而’可使用碎基板202之更低摻雜濃度。在一具有隔離電 晶體構造260、262之記憶體裝置2〇〇之實施例中，可使用 ’’·勺10 atoms/cm至約1015 atoms/cm3之間，且較佳地約 1〇15 atoms/cm3之摻雜濃度。 圖3為進一步包含記憶體儲存裝置及記憶體存取裝置的 圖2之記憶體裝置200之實施例的經簡北之侧視圖。 參看圖3 ’在基板2〇2上形成絕緣材料3 1 〇，且導電互連 312、3 14及316經過絕緣材料31〇分別延伸至源極/汲極區 域220、222及224 »絕緣材料3 10可包含（例如）硼磷矽玻璃 (BPSG)，且導電互連312、314、316可包含（例如）一或多 個經導電摻雜之矽、金屬矽化物或基本金屬。 導電互連314與數位線318電連接，其引起共用源極/汲 極區域222與數位線318之間之電連接。電連接312及316分 別併入電容器構造320及322中。在一實施例中，在電連接 3 12及31 6上形成介電材料324，且隨後在介電材料324上形 成電容板326。因此，導電互連312及316併入電容器構造 320及322中作為儲存節點。介電材料324可包含（例如）二氧 化矽、氮化矽或所謂之高K介電材料（諸如五氧化二鈕）其 中之一或多者。電容板326可包含（例如）經導電摻雜之矽、 金屬或金屬石夕化物其中一或多者。 I12369.doc -13- 1360202 電晶體構造232-238界定用於記憶體裝置2〇〇之存取電晶 體。利用電晶體構造232及234提供數位線3 18與電容器構 造320及322之間之存取，同時利用電晶體構造236及汩8提 供數位線3 18與電容器構造330及332之間之存取。 圖4為包含複數個字線、數位線及記憶體單元4〇2之記憶 體陣列400的電路圖。在一實施例中，該記憶體陣列4〇〇包 含圖2及圖3之結構。 該等記憶體單元402形成行C】-CN及列Ri_Rn的結構。行 解碼器404及列解碼器406處理位址訊號4〇8以識別目標記 憶體單7L 402之行cN及列—般將行稱為字線，且一般 將列稱為數位線或位元線。 該例不性記憶體單元4〇2包含電晶體232 '耦合至電晶體 232之源極S，22〇之電容器32〇、耦合至電晶體232之閘極〇 及至其他§己憶體單元中之其他閘極的字線212以及耦合至 電晶體232之汲極D，222及其他記憶體單元中之其他汲極 的數位線3 1 8。在一實施例中，電晶體232之閘極G包含字 線 212。 藉由選擇予線212及位元線3 1 8，電晶體232打開（ON)， 且^存於電谷器32〇中之電荷可經量測以確定儲存於記憶 體單7^ 402中之資料。或者，藉由選擇及打開電晶體232， 一電荷可被注入電容器32〇内以便在其中寫入資料，且可 將°亥電晶體232關閉以便儲存記憶體單元402中之資料。 圖5 6兒明經由習知位址訊號408及資料訊號502與電子電 路5〇〇建立介面之記憶體陣列該等位址訊號408選擇 112369.doc 1360202 記憶體陣列400中之一或多個記憶體單元 为一方面， 該等資料訊號502運載儲存於記憶體陣列4〇〇中之記憶體單 元402中的資料或運載自記憶體陣列4〇〇中之記憶體單元 402擷取的資料。 在-實施例巾，該記憶體陣列4〇〇為動態隨機存取記憶 體（DRAM)。在其他實施例中，該記憶體陣列4〇〇可包含各 種各樣之記憶體裝置，諸如靜態記憶體、動態記憶體、延 伸資料輸出記憶體、延伸資料輸出動態隨機存取記憶體 (EDO DRAM)、同步動態隨機存取記憶體（sdra⑷、雙倍 資料速率同步動態隨機存取記憶體（DDR SDRam)、同步 連接動態隨機存取記憶體（SLDRAM)'視 體(v讀)、記憶體匯流排動態隨機存取存記取:: (RDRAM)、靜態隨機存取記憶體（SRAM)、快閃記憶體或 s玄項技術中已知之任何其他記憶體類型。 該記憶體陣列400與不同類型之電子電路5〇〇建立介面。 舉例而言，電子電路500可包括存取或依靠於記憶體之任 何裝置，包括（但不限於）電腦及其類似物。 舉例而言’該等電腦包含處理器、程式邏輯或代表如本 文所述操作之資料及指令之其他基板組態。在其他實施例 中，處理器可包含控制器電路、處理器電路、處理器、通 用單晶片或多晶片微處理器、數位訊號處理器、嵌入式微 處理器、微控制器及其類似物。 在一些實施例令，分別實施記憶體陣列4〇〇及電子電路 500。在其他實施例中，記憶體陣列4〇〇及電子電路$⑽整 112369.doc , 1360202 。於起此外n亥項技術者應瞭解可將記憶體陣列 400實施於各種各樣之装置、產物及系統中。 圖6A為-記憶體儲存裝置或記憶體陣列6〇〇之實施例的 俯視圖。該記憶體陣列_包含複數個字線術、複數個數 位線608、複數個隔離電晶體構造6〇6及複數個主動區域 604。該等主動區域604相對於數位線（即，χ轴）傾斜。在一 實施例中，主動區域604之布局為45。。在其他實施例中， 主動區域604相對於x軸形成一角度，其中該角度在約〇。至 約180°之間。在一實施例中，記憶體陣列6〇〇中該等記憶 體單元之間距為沿Y方向對於一個單元為3 F及沿X方向對 於兩個單元為3F。 圖6B為圖6A中所說明之記憶體陣列6〇〇之—實施例的經 簡化之側視圖。圖6B進一步說明圖6A中所展示之複數個 子線602、複數個數位線608、複數個隔離電晶體結構6〇6 及複數個主動區域604。 圖7A為s己憶體陣列600之另一實施例的俯視圖。在圖7A 所說明之實拖例中’主動區域604之布局為〇。。主動區域 604在下部且由數位線608加以覆蓋。 圖7B為圖7A中所說明之記憶體儲存裝置之一實施例的 經簡化之側視圖。圖7B說明複數個主動區域6〇4，且進一 步說明圖7A _所展示之複數個字線602、複數個數位線6〇8 及複數個隔離電晶體構造606。 雖然已描述本發明之某些實施例，但此等實施例僅作為 實例加以給出，且並不意欲限制本發明之範疇。事實上， 112369.doc -16- 7以夕種其他形式實施本文所述之新穎方法及系統；此 卜在不老離本發明之精神的情況下可對本文所述之方法 系統的开> 式進行各種省略、取代及改變。隨附申請專利 範圍及其等效内容意欲涵蓋屬於本發明之範疇及精神之此 等形式或變更。 【圖式簡單說明】 圖1說明槽隔離結構及電晶體構造之經簡化之側視圖。 圖2說明本發明之一實施例之電晶體隔離構造及存取電 晶體構造的經簡化之側視圖。 圖3說明進一步包含記憶體儲存裝置及記憶體存取裝置 之圖2之記憶體裝置2〇〇之一實施例的經簡化之側視圖。 圖4為根據本發明之一實施例之含有多個字線及數位線 之δ己憶體陣列之電路圖，其中該記憶體陣列包含圖2及圖3 之結構。 圖5為描繪根據本發明之實施例之電子電路與記憶體裝 置之間之通信的示意圖，其中該記憶體裝置包含圖2及圖3 之結構。 圖6 Α為根據本發明之一實施例之記憶體儲存裝置6〇〇的 俯視圖。 圖6B為圖6 A中所說明之記憶體儲存裝置之一實施例的 經簡化之側視圖。 圖7 A為根據本發明之另—實施例之記憶體儲存裝置的俯 視圖。 圖7TB為圖7A中所說明之記憶體儲存裝置之一實施例的 I12369.doc 17 1360202 經簡化之側視圖。 【主要元件符號說明】
100 電晶體構造 102 隔離槽 104 耗乏區域 200 記憶體裝置 202 半導體基板/基板/p摻雜基板/矽基板 204, 208, 210 電晶體閘極構造 206 電晶體閘極構造/絕緣帽 212, 214, 218 電晶體閘極/閘極介電/字線 216 閘極介電/字線 220 源極/汲極區域（源極s) 222 源極/汲極區域（汲極D) 224, 226, 228, 230 源極/汲極區域 232 第一電晶體構造/存取電晶體 234 第二電晶體構造/存取電晶體 236 第二電晶體構造/存取電晶體 238 第四電晶體構造/存取電晶體 240, 242 ΐίί2ϊ構造’電晶體構造/隔離 244, 246, 248, 250， 252, 254 耗乏區域 256, 258 =介電/字線/接地字線/接地問極/ 260, 262 隔離電晶體/隔離電晶體構造 112369.doc -18- 1360202
310 絕緣材料 312, 316 導電互連/電連接 314 導電互連 318 數位線 320 電容器構造/電容器 322, 330, 332 電容器構造 324 介電材料 326 電容板 400 記憶體陣列 402 記憶體單元 404 行解碼器 406 > 列解碼器 408 位址訊號 500 電子電路 502 資料訊號 600 記憶體儲存裝置/記憶體陣列 602 字線 604 主動區域 606 隔離電晶體結構 608 數位線 I12369.doc -19-

Claims (1)

1360202 月） 第095122787號專利申請案 中文申請專利範圍替換本(98年4
複數個記憶體單元，其以一圖案排列於該基板上，其 中該複數個記憶體單元包括一電荷儲存裝置及一經形成 以便延伸至該基板内之凹入式（recessed)存取裝置其中 該凹入式存取裝置在該基板中引入一耗乏區域，且進一 步於該基板内在該凹入式存取裝置之凹入周邊附近界定 β 一電流路徑；及 複數個隔離結構，其形成於該基板中，以便使該複數 個s己憶體單元彼此隔離，其中該複數個隔離結構構成經 形成以便延伸至該基板内之若干凹入式存取裝置，其中 該複數個隔離結構在該基板中引入一第二耗乏區域， 其中由該複數個隔離結構形成之該第二耗乏區域與由 該記憶體單元之該凹入式存取裝置引入之該相應第一耗 乏區域相合併，以使得可降低該半導體基板之摻雜程度 而不增加記憶體單元之間之漏電流。 2. 如清求項1之記憶體裝置，其中該複數個記憶體單元包 括形成於該基板之該第一表面上的電荷儲存裝置及一 數位線，其中該凹人式存取裝置包含—具有一閘極的凹 入式存取電晶體，該閘極經形成以便延伸至該基板内。 3. 如請求項2之記憶體裝置，其中該凹入式存取電晶體進 步^括在該基板之該第一表面鄰近處形成之―對源極/ 及極區域，且其中該凹人式存取電晶體包括—自該第一 112369-980423.doc 1360202 表面向内延伸至該基板内之閘極結構以使得該閘極之啟 動引起一導電通道之形成以便電流在該等兩個源極/汲極 區域之間流動。 4.如請求項丨之裝置，其中該複數個隔離結構經施加偏壓 以便界定該第二耗乏區域。 5·如請求項1之裝置，其中該複數個隔離結構包含經形成 以便自該第一表面延伸至該基板内的複數個閘極結構， 且其中該複數個閘極結構均接地。 6. 如請求項1之裝置，其中該複數個記憶體單元皆各進— 步包含第一及第二複數個凹入式閘極以及一第一及一第 一電荷儲存裝置，且其中該複數個記憶體單元皆各包括 共用源極/汲極區域，該共用源極/汲極區域在該第— 閘極與該第二閘極之間共用且電耦合至單一數位線。 7. 如4求項6之裝置，其進一步包含電耦合至該電荷儲存 裝置之複數個源極/汲極區域。 如吻求項6之裝置，其中該基板包含一 口摻雜基板且其中 該第及第二複數個凹入式閘極構成凹入式存取裝置。 9·如凊求項1之裝置，其進一步包含一用於啟動複數個單 凡之閘極的字線及一亦電連接至複數個單元之位元線， 且其中每一單元之該閘極界定一主動區域且其中每一單 凡之該主動區域相對於該位元線及該字線以一 45度之角 度定向。 如4求項丨之裝置，其進一步包含一用.於啟動複數個單 兀之閘極的字線及一亦電連接至複數個單元之位元線， 112369-980423.doc -2 - 1360202 ,且其中每-單元之該閘極界主動區域且其中每一單 兀之該主動區域相對於該位元線以一 〇度之角度定向。 11. -種隔離複數個記憶體單元之方法，該複數個記憶體單 元由-電荷健存裝置及一經形A以便延伸i一基板内之 凹入式存取裝置組成’其中該凹人式存取裝置在該基板 中引入一第一耗乏區域且進一步在該基板内相鄰源極汲 極區域之間在該凹入式存取裝置之凹入周邊附近界定一 電流路徑，該方法包含： 形成複數個隔離結構以便使該複數個記憶體單元彼此 隔離，其中該複數個隔離構成若干凹入式存取裝置；及 促使該等凹入式存取裝置形成該複數個隔離結構以在 該基板中形成一第二耗乏區域從而藉以抑制單元之間之 漏茂， 其中由該複數個隔離結構形成之該第二耗乏區域與由 該等單元之該凹入式存取裝置引入之該相應第一耗乏區 域相合併以使得可降低該半導體基板之摻雜程度而不增 加相鄰記憶體單元之間之漏電流。 12·如請求項11之方法，其中該等隔離結構經施加偏壓以便 界定該第二耗乏區域。 13. 如請求項11之方法，其中該等隔離結構經形成以便延伸 至該基板内且其中該等隔離結構均接地。 14. 如請求項11之方法，其中形成該複數個隔離結構包含形 成該等結構以便插入鄰近凹入式存取裝置之間。 112369-980423.doc
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7867845B2 (en) * 2005-09-01 2011-01-11 Micron Technology, Inc. Transistor gate forming methods and transistor structures
KR100919576B1 (ko) 2007-10-17 2009-10-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101159900B1 (ko) * 2009-04-22 2012-06-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
JP5729806B2 (ja) 2010-10-07 2015-06-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置および半導体装置の製造方法
US8293602B2 (en) 2010-11-19 2012-10-23 Micron Technology, Inc. Method of fabricating a finFET having cross-hair cells
JP2012134395A (ja) * 2010-12-22 2012-07-12 Elpida Memory Inc 半導体装置および半導体装置の製造方法
KR20130017647A (ko) * 2011-08-11 2013-02-20 삼성전자주식회사 가변 저항 메모리 장치의 제조 방법
KR101920626B1 (ko) * 2011-08-16 2018-11-22 삼성전자주식회사 정보 저장 장치 및 그 제조 방법
US9230814B2 (en) * 2011-10-28 2016-01-05 Invensas Corporation Non-volatile memory devices having vertical drain to gate capacitive coupling
KR101906946B1 (ko) 2011-12-02 2018-10-12 삼성전자주식회사 고밀도 반도체 메모리 장치
KR101952272B1 (ko) * 2012-11-06 2019-02-26 삼성전자주식회사 반도체 기억 소자
US9252148B2 (en) * 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
KR102098244B1 (ko) * 2014-02-04 2020-04-07 삼성전자 주식회사 자기 메모리 소자
US20160104782A1 (en) * 2014-10-08 2016-04-14 Inotera Memories, Inc. Transistor structure and method of manufacturing the same
US10312321B2 (en) 2015-08-28 2019-06-04 International Business Machines Corporation Trigate device with full silicided epi-less source/drain for high density access transistor applications
JP6583151B2 (ja) * 2016-06-09 2019-10-02 株式会社デンソー 半導体装置の製造方法
WO2018182726A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Transistors with oxygen exchange layers in the source and drain
CN107425072A (zh) * 2017-09-06 2017-12-01 睿力集成电路有限公司 一种半导体存储器的器件结构
CN110875254B (zh) * 2018-09-04 2022-04-19 长鑫存储技术有限公司 半导体器件的形成方法
US11189623B2 (en) * 2018-12-18 2021-11-30 Micron Technology, Inc. Apparatuses, memory devices, and electronic systems
US20210167068A1 (en) * 2019-12-03 2021-06-03 Nanya Technology Corporation Memory device
KR20220033850A (ko) 2020-09-10 2022-03-17 삼성전자주식회사 집적회로 장치

Family Cites Families (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4234362A (en) 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4470062A (en) 1979-08-31 1984-09-04 Hitachi, Ltd. Semiconductor device having isolation regions
US4432132A (en) 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4419809A (en) 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4648937A (en) 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
US5514885A (en) 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
US4776922A (en) 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US4838991A (en) 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5139753A (en) * 1991-04-08 1992-08-18 Ari Technologies, Inc. Continuous process for mass transfer of a liquid reagent with two different gases
TW301782B (zh) * 1991-08-16 1997-04-01 Gold Star Electronics
US5319753A (en) 1992-09-29 1994-06-07 Zilog, Inc. Queued interrupt mechanism with supplementary command/status/message information
JP3311070B2 (ja) 1993-03-15 2002-08-05 株式会社東芝 半導体装置
JP2570100B2 (ja) * 1993-05-16 1997-01-08 日本電気株式会社 半導体記憶装置
US5705321A (en) 1993-09-30 1998-01-06 The University Of New Mexico Method for manufacture of quantum sized periodic structures in Si materials
JP2658870B2 (ja) * 1994-04-22 1997-09-30 日本電気株式会社 半導体記憶装置およびその製造方法
DE69531282T2 (de) 1994-12-20 2004-05-27 STMicroelectronics, Inc., Carrollton Isolierung durch aktive Transistoren mit geerdeten Torelektroden
US5675164A (en) 1995-06-07 1997-10-07 International Business Machines Corporation High performance multi-mesa field effect transistor
US20030125536A1 (en) * 1996-01-11 2003-07-03 Corixa Corporation Compositions and methods for the therapy and diagnosis of breast cancer
US6043562A (en) 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
JPH09293793A (ja) 1996-04-26 1997-11-11 Mitsubishi Electric Corp 薄膜トランジスタを有する半導体装置およびその製造方法
US5989998A (en) * 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
US5817560A (en) 1996-09-12 1998-10-06 Advanced Micro Devices, Inc. Ultra short trench transistors and process for making same
JPH1140777A (ja) 1997-07-23 1999-02-12 Nittetsu Semiconductor Kk 集積回路とその製造方法
US5679591A (en) 1996-12-16 1997-10-21 Taiwan Semiconductor Manufacturing Company, Ltd Method of making raised-bitline contactless trenched flash memory cell
US6288431B1 (en) 1997-04-04 2001-09-11 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
EP0924766B1 (de) 1997-12-17 2008-02-20 Qimonda AG Speicherzellenanordnung und Verfahren zu deren Herstellung
US6291334B1 (en) 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
US5914523A (en) 1998-02-17 1999-06-22 National Semiconductor Corp. Semiconductor device trench isolation structure with polysilicon bias voltage contact
US6245662B1 (en) 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6781212B1 (en) 1998-08-31 2004-08-24 Micron Technology, Inc Selectively doped trench device isolation
US6191444B1 (en) 1998-09-03 2001-02-20 Micron Technology, Inc. Mini flash process and circuit
US6071789A (en) 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
US6271141B2 (en) 1999-03-23 2001-08-07 Micron Technology, Inc. Methods of forming materials over uneven surface topologies, and methods of forming insulative materials over and between conductive lines
US6159801A (en) 1999-04-26 2000-12-12 Taiwan Semiconductor Manufacturing Company Method to increase coupling ratio of source to floating gate in split-gate flash
DE19928781C1 (de) 1999-06-23 2000-07-06 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
JP4708522B2 (ja) * 1999-11-19 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
US6582891B1 (en) 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
US6573030B1 (en) 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6297554B1 (en) 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
US6391782B1 (en) 2000-06-20 2002-05-21 Advanced Micro Devices, Inc. Process for forming multiple active lines and gate-all-around MOSFET
US6830977B1 (en) 2000-08-31 2004-12-14 Micron Technology, Inc. Methods of forming an isolation trench in a semiconductor, methods of forming an isolation trench in a surface of a silicon wafer, methods of forming an isolation trench-isolated transistor, trench-isolated transistor, trench isolation structures formed in a semiconductor, memory cells and drams
SE517275C2 (sv) 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
JP2002172766A (ja) 2000-09-29 2002-06-18 Brother Ind Ltd インクジェットプリンタ
US7163864B1 (en) 2000-10-18 2007-01-16 International Business Machines Corporation Method of fabricating semiconductor side wall fin
US6649287B2 (en) 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
US6531727B2 (en) 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US6424001B1 (en) 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US6597203B2 (en) 2001-03-14 2003-07-22 Micron Technology, Inc. CMOS gate array with vertical transistors
US6545904B2 (en) 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
US7176109B2 (en) 2001-03-23 2007-02-13 Micron Technology, Inc. Method for forming raised structures by controlled selective epitaxial growth of facet using spacer
US6777645B2 (en) * 2001-03-29 2004-08-17 Gsi Lumonics Corporation High-speed, precision, laser-based method and system for processing material of one or more targets within a field
US6458662B1 (en) 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed
US6548347B2 (en) 2001-04-12 2003-04-15 Micron Technology, Inc. Method of forming minimally spaced word lines
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
JP2003031686A (ja) 2001-07-16 2003-01-31 Sony Corp 半導体記憶装置およびその製造方法
US6645806B2 (en) 2001-08-07 2003-11-11 Micron Technology, Inc. Methods of forming DRAMS, methods of forming access transistors for DRAM devices, and methods of forming transistor source/drain regions
TW497138B (en) 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
JP2003100862A (ja) 2001-09-21 2003-04-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6951709B2 (en) 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6734107B2 (en) 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6777725B2 (en) 2002-06-14 2004-08-17 Ingentix Gmbh & Co. Kg NROM memory circuit with recessed bitline
US6835663B2 (en) 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US6734063B2 (en) 2002-07-22 2004-05-11 Infineon Technologies Ag Non-volatile memory cell and fabrication method
US7071043B2 (en) 2002-08-15 2006-07-04 Micron Technology, Inc. Methods of forming a field effect transistor having source/drain material over insulative material
US6888187B2 (en) 2002-08-26 2005-05-03 International Business Machines Corporation DRAM cell with enhanced SER immunity
US6834019B2 (en) * 2002-08-29 2004-12-21 Micron Technology, Inc. Isolation device over field in a memory device
US6787864B2 (en) 2002-09-30 2004-09-07 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods for their formation
US6800910B2 (en) 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
US6734482B1 (en) * 2002-11-15 2004-05-11 Micron Technology, Inc. Trench buried bit line memory devices
DE10260770B4 (de) 2002-12-23 2005-10-27 Infineon Technologies Ag DRAM-Speicher mit vertikal angeordneten Auswahltransistoren und Verfahren zur Herstellung
WO2004073044A2 (en) 2003-02-13 2004-08-26 Massachusetts Institute Of Technology Finfet device and method to make same
DE10362018B4 (de) 2003-02-14 2007-03-08 Infineon Technologies Ag Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7476920B2 (en) * 2004-12-15 2009-01-13 Infineon Technologies Ag 6F2 access transistor arrangement and semiconductor memory device

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