JP2008521249A - スケーラブル集積論理および不揮発性メモリ - Google Patents

Abstract

スケーラブル論理トランジスタはドレインおよびソースのための一組のドープされた領域を有する。ゲート絶縁層は基板上でドレイン領域とソース領域の間に形成される。ゲートスタックは、ポリシリコンや金属のようなゲート層を、二つの窒化金属層の間に置くことで形成される。また、埋め込まれた金属ナノドット層を有する高Ｋ誘電率膜を、トンネル絶縁層とゲートスタックとの間に設けるようにして付加することによって、この基本的構成から互換性のある不揮発性メモリトランジスタを形成することもできる。
【選択図】図２

Description

この発明は一般的にメモリと論理装置に関しことにこの発明は論理技術環境におけるスケーラブルな不揮発性メモリ装置に関する。

メモリと論理装置は典型的には内部半導体集積回路としてコンピュータ装置および携帯電話およびパーソナルデジタルアシスタンス（PDA）のようなハンドヘルド装置を含む多くの他の電子装置の中に設けられる。スタテックランダムアクセスメモリ（ＳＲＡＭ）読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む多くの異なったタイプのメモリが存在しこれらはマイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、プログラマブル論理装置、無線通信およびネットワークと機能的に一体化されている。

多くの現在および将来の装置では、同一集積回路技術内における論理およびメモリ機能の集積度を進めるよう要請される。現在のマイクロプロセッサは例えばＲＯＭおよびＳＲＡＭアレイに、論理ライブラリ、論理装置（例えばＡＬＵ）および論理回路を内蔵することにより同じチップ内で所望の装置の機能が得られるように構成されている。論理セルに対する基本構築ブロックは、電源（Ｖ_ＤＤ）とグランド電位との間に共通の入出力ノードを有するように一体化された一組のＰＭＯＳおよびＮＭＯＳトランジスタからなるＣＭＯＳインバータである。一ユニット分のトランジスタのサイズがスケーリングに伴って縮小されてゆくにつれて、ＤＲＡＭを含む大きなメモリアレイが論理装置の中に集積化されてゆき、強力な機能が得られるようになっている。

従来のＤＲＡＭセルはスイッチングトランジスタとそのトランジスタの記憶ノードに結合され一体化された記憶キャパシタとからなる。電荷の蓄積（charge storage）はスタックされたキャパシタまたは溝型キャパシタの形の適当な記憶キャパシティをフローティング記憶ノードのデプレッション型キャパシタンスと並列に設けることによって増大される。ＤＲＡＭセルは揮発性でありしたがって電源が切られた時にデータを失う。更に、漏洩が起こるために、そうしたキャパシタは電荷を維持するために定期的にリフレッシュする必要がある。

コンピュ−タと上述した他の装置がより小さくなりそのパフォーマンスが増大してゆくにつれ、コンピュータメモリもまたそれに応じてサイズの縮小およびパフォーマンスの増大を経ていった。例えばＤＲＡＭセルは典型的にはシリコンＩＣ技術によって構成されるのだが往年の約２０００ｎｍノードの技術から現在の１００ｎｍノードの技術へとその特徴的なサイズを漸進的に縮小させてきた。

この時代の流れの中で、電源供給電圧のスケールも約８ボルトから現在使われている約２ボルトへと変わっていった。基本的にはＳｉＯ_２であるゲート絶縁体の有効酸化物膜厚（ＥＯＴ）もまた、５０ｎｍから現在の約５ｎｍへとスケールが変わっていった。５ｎｍ以下の厚さにおいては酸化物からの漏洩が目立ってしまうので、電力、速度および回路の信頼性の観点から、より一層のスケーラブル化（縮小化）を達成する上では制約条件とやりがいのある課題が存在する。これは特にダイナミック回路に対して当てはまる。

酸化物の集積および信頼性とは別に、深いサブミクロンチャンネル長（即ち、Ｌ＜２００ｎｍ）に対するトランジスタ設計は熱的バジット（ｂｕｄｇｅｔ，余裕）の臨界的な制御を要求しこれによって短いチャンネル効果、パフォーマンスおよび信頼性の制御を達成する。１００ｎｍノード以下の埋め込まれた（埋め込み型）ＤＲＡＭの集積化が試みられてきたのは、ＤＲＡＭセルのキャパシタのスケーラビティの問題のためだけではなく、埋め込まれたＤＲＡＭセルの漏洩、イールドおよび密度の目的を達成するためのより高い熱的バジット（余裕）に対する要求からくるものでもあった。

最近では埋め込まれた不揮発性メモリ（ＮＶＭ）技術は低電力およびハンドヘルド装置への応用の可能性のために相当の注目を浴びてきた。ＤＲＡＭパフォーマンスを有するセルにおいて不揮発性フラッシュメモリの属性を有することを望ましい。しかしながら従来のフローティングゲートフラッシュメモリ技術は、電源供給電圧レベルにおいてスケーラブルではなく、プログラミングの間に所望されるよりも大きな電力を消費し高いプログラミング電圧（例えば１００ｎｍ技術ノードに対して１０−２０Ｖ）を要求する。かかる装置を実装することは高電圧のオンチップ発生を要求するし、その一方で実装しなければスケール（縮小）化された低電圧論理技術においてこれらの電圧をルーティングすることはかなりの処理の複雑さとコストを加えることになってしまうため、機能の妥協を図らざるをえなくなる。

上述した理由により、および、この明細書を読み理解したときに当業者にとって明らかになるであろう以下に述べる他の理由により、当該技術分野においては、高パフォーマンス論理及び不揮発性メモリを低電力で提供する、よりスケーラブル、低電力、高パフォーマンスの集積化論理メモリに対する要請がある。

埋め込まれたスケーラブルの不揮発性メモリに関係する上述した問題およびその他の問題がこの発明が向けられているものでありこれらは、以下の明細書を読みそして検討することによって理解されるであろう。

この発明はスケーラブルな論理トランジスタの素子と、複数のドープされた領域を含んだ基板上に形成された不揮発性メモリセルの素子との集積化を含むものである。このドープされた領域はトランジスタ素子に対するソース／ドレイン領域として動作する。ゲート酸化物絶縁体は基板の上でかつ論理トランジスタのＮＦＥＴ素子を形成するためのドープされた領域のほぼ間に形成される。同様に他のゲート酸化物絶縁体はｎウェル内に形成されたｐ＋ドープされた領域の間に論理トランジスタのＰＦＥＴ素子を形成するためにｎウェル領域（図示せず）上に形成される。ゲートスタックは論理トランジスタ素子に対する適当なゲートを形成するためにゲート酸化物絶縁体上に形成される。ゲートスタックは、第１の金属窒化物層と、第１の金属窒化物層上に形成されたドープされたシリコン（ｐ＋またはｎ＋）ゲート層と、ゲート線の抵抗を低めるためにゲート層上に形成された第２の金属珪化物層からなる。

不揮発性トランジスタ素子に対して、ゲート絶縁体インターフェースの近くで埋め込まれた金属ドットを有する追加の高Ｋ絶縁層がゲート絶縁体とゲートスタックとの間に設けられる。このようにして、論理トランジスタとコンパチブル（互換性）でありかつスケイラブルであるフラッシュメモリセルが生成される。両方のトランジスタは高パフォーマンスを保証するために低温処理集積スキームを使って形成される。

この発明の他の実施例は範囲の異なる方法および装置を含む。

この発明の以下の詳細な説明において、この発明の一部を構成しその中にこの発明が実施される特定の実施例が例示的に示されている添付図面に対する参照がなされている。図において、同様な番号はいくつかの図を通してほぼ同様な部品を説明する。これらの実施例において当業者がこの発明を実施することができる程詳細に説明されている。他の実施例も利用され、構造的、論理的、電気的変更がこの発明の権利範囲を逸脱することなく行われてもよい。以下の詳細な説明はしたがって限定的に解釈されるべきではなく、この発明の範囲は添付の請求の範囲およびその均等物によってのみ規定される。以下の説明で使われる用語であるウエハまたは基板はいかなる基になる半導体構造をも含む。両方とも、シリコンオンサファイヤ（ＳＯＳ）技術、シリコンオン絶縁体（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープされた半導体およびドープされていない半導体、基となる半導体構成によって支持されているシリコンのエビキャピタル層および当業者に知られている他の半導体構造をも含むものとして理解されるべきである。さらに以下の説明においてウエハおよび基板に対する参照がなされた時、前の処理の工程が基礎となる半導体構成における領域および接合を形成するために利用されたかもしれず、用語ウエハまたは基板はかかる領域／接合を含む下部の層を含む。

集積回路の温度的バジットは薄膜形成（蒸着／酸化）と同様に接合形成および活性化のためおよびストレスと欠陥を減少するためのアニーリングのために要求される全ての高温のステップを含む。集積回路を製造するために用いられる熱処理は領域、膜および層インターフェースを規定する助けとなる。これらの処理は酸化、膜形成、ドーパントの活性化および欠陥制御のために必要とされる熱エネルギーを供給する。熱的なバジットの制御は、その温度処理が拡散と欠陥アニーリングを起こしえるので、装置および接合のパフォーマンスにとって重要である。

この発明の構造および方法は論理トランジスタと不揮発性メモリトランジスタの両方に対する低温度バジット集積を使用する。この処理のスキームおよび論理および不揮発性メモリトランジスタアーキテクチャに使用される物質（または材料）は動作電圧においてより大きなスケーラビリティとコンパティビリティを与える。

図１はこの発明の低熱バジット構造および方法を用いる論理電界効果トランジスタ（ＦＥＴ）の一実施例の断面図を示す。ＦＥＴはソース領域およびドレイン領域として動作する二つのドープされた領域１０１および１０３を有する基板１００からなる。ドープされた領域１０１および１０３は浅い溝分離（ＳＴＩ）１２０および１２１によって他のトランジスタから分離される。金属珪化物電極１０５および１０７はそれぞれドープされた領域１０１および１０３上に構成される。

一実施例においてドープされた領域１０１および１０３はＮＦＥＴトランジスタ素子を形成するためにp型基板１００の中にドープされたｎ＋領域である。これらの拡散領域はｎ＋にドープされたアモルファスシリコンを使って形成されて、続いて熱的バジットおよびその後の珪化を制限するために高速な熱アニールが行われる。同様にＰＦＥＴトランジスタ素子（不図示）のためにp＋拡散ソース／ドレイン領域がｎウェル領域上に形成され得る。この発明のソース／ドレイン領域と基板とは、単独の種類の導電体型または形成技術に制限されるものではない。

論理ＦＥＴに対するゲート酸化物絶縁体１０９は基板上にソース／ドレイン領域１０１および１０３のほぼ間に形成される。ゲート絶縁体１０９は、超薄の二酸化珪素（ＳｉＯ_２）、窒化珪素（ＳｉＮ）、または酸化窒化珪素（ＳｉＯＮ）の層からなり、それらは５．０から７．５の範囲の比誘電率（Ｋ）を持つ。ＳｉＯＮ層には、電荷の保持がより長いために漏洩が少ない、という付加的な利点もある。他の可能性としては、１またはそれ以上のＳｉＯ_２の単一層に、Ｐｒ_２Ｏ_３またはＰｒＳｉＯＮのような高Ｋラミネートの超薄層を後から組み合わせたものがある。これはゲート絶縁漏洩電流を所望のレベルに制限する。

ゲート絶縁体１０９は原子層蒸着（ＡＬＤ）によって基板１００上に形成される。この一つの実施例においてゲート絶縁体１０９は電源電圧Ｖ_ＤＤ＝１．０Ｖに対して２〜２．５ｎｍの範囲の物理的な総厚さを有している。この厚さは低電源電圧発生に対して適切にスケール化することができる。これは１．０〜１．５ｎｍの等価的酸化物の厚さ（ＥＯＴ）を有する。

導電体窒化金属１１１の超薄層（例えば１〜２ｎｍ）はゲート酸化物絶縁体１０９上に形成される。この層１１１は窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）または他の金属窒化物であっても良い。この層１１１は所望されない不純物とドーパントに対する適切な受働層及び拡散障壁として働く。

ゲート層１１３が受働層１１１上にその後形成される。ゲート層１１３はドープされたポリシリコンまたは金属物質からなる。一つの実施例においてポリシリコン１１３は燐ドープアモルファスシリコンを使って形成されその後ＲＴＡアニール及び珪化（例えばゲートと拡散の双方のための、ニッケルの珪化）がその後に行われるような、ｎ＋導電物質である。他の実施例においては、（硼素不純物のための）ボロ-シリカートガラス及び（燐不純物のための）燐シリカートガラスのプラズマ化学気相成長法（化学蒸着法）（ＣＶＤ）または他の低温処理がドーパント源に対して用いられても良い。

シリコンゲートにおいて最終ＲＴＡアニール工程はドーパント活性化、インターフェース状態密度制御、漏洩制御、ゲートスタックに対する膜安定性のために用いることができる。珪化ニッケルのような金属珪化物の上面層１１５がシリコンゲート１１３上に形成される。

金属ゲート処理に対して適切なＡＬＤ処理が用いられる。一つの実施例において、この処理は珪化タングステン、または珪化ニッケルとそれぞれ組み合わされたＡＬＤタングステンまたはニッケルの層１１５を含むことができる。

この発明の固定閾値ＦＥＴは０．３〜０．４Ｖの範囲の閾値電圧Ｖ_ｔを有するように設計される。Ｖ_ｄｄ＝１Ｖ，Ｌ＝０．０５μｍ，Ｗ＝１．０μｍ，に対して、Ｉ_ｏｎおよびＩ_ｏｆｆはそれぞれ＞３００μＡ／μｍ及び＜１ｘ１０^−９Ａ／μｍであることが期待される。ゲート漏洩電流はＶ_ｄｄにおいて＜＜１Ａ／ｃｍ^２と見積もられる。インターフェース状態密度は＜１ｘ１０^１１／ｃｍ^２と期待される。

図２はこの発明の低温バジット構造と方法を用いた不揮発性メモリ装置の一実施例の断面図である。不揮発性メモリ装置は図１に示した論理ＦＥＴと多くの同じ素子を共有する。

メモリトランジスタに対するトンネル酸化物絶縁体２０９は基板の上でかつソース／ドレイン領域２０１および２０３のほぼ間に設けられている。トンネル絶縁体２０９は５．０−７．５の範囲の相対誘電率（Ｋ）を有する超薄の二酸化珪素（ＳｉＯ_２）、窒化珪素（ＳｉＮ）または酸化窒化珪素（ＳｉＯＮ）の層からなる。ＳｉＯＮ層はより長い電荷保持力を持つという一層の効果を有する。他の可能性としては、１またはそれ以上のＳｉＯ_２の単一層の組み合わせに後から酸化プラセオジム（Ｐｒ_２Ｏ_３）およびシリコン酸化窒化珪素プラセオジム（ＰｒＳｉＯＮ）などのような高Ｋラミネイトの超薄層を組み合わせて形成したものがある。これはゲート絶縁漏洩電流を所望レベルまで制限する。

トンネル絶縁体２０９は原子層蒸着（ＡＬＤ）によって基板２００上に形成することができる。一実施例において、トンネル絶縁体２０９はＶ_ＤＤ＝１．０Ｖの電源電圧に対して２−２．５ｎｍの範囲での全物理厚さを有する。この厚さはより低い電源電圧発生に対して適切にスケール化されうる。これは１．０〜１．５ｎｍの等価酸化厚さ（ＥＯＴ）を提供する。

メモリトランジスタゲートスタック２０２は下部の導電性金属窒化物２１１の超薄層（例えば１−２ｎｍ）からなる。この層２１１は窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）または他のいくつかの窒化金属物質で有り得る。この層２１１は望まれない不純物やドーパントに対して適切な受働層および拡散障壁として動作する。

ゲート層２１３は受働層２１１上に形成される。ゲート層２１３はドープされたポリシリコンまたは金属物質からなる。一実施例において、ポリシリコン２１３は燐ドープアモルファスシリコンを使い続いてＲＴＡアニールおよび珪化（例えばゲートと拡散の双方のための、ニッケルの珪化）が行われることによって形成されるｎ＋導電物質である。他の実施例として（硼素不純物のための）ボロ-シリカートガラス及び（燐不純物のための）燐-シリカートガラスのプラズマ化学気相成長法（ＣＶＤ）または他の低温度処理を、ドーパンド源として採用してもよい。

シリコンゲートにおいて最終的なＲＴＡアニール工程がドーパンドの活性化、インターフェース状態濃度制御、漏洩制御およびゲートスタックに対する膜安定性のために採用される。珪化ニッケルのような金属珪化物の上面層２１５はシリコンゲート２１３上に形成される。

金属ゲート処理に対して適切なＡＬＤ処理が採用される。一実施例においてこの処理は窒化タングステン、窒化ニッケルとそれぞれ組み合わされたＡＬＤタングステンまたはニッケルの層２１５を含む。

一実施例において論理ＦＥＴ素子と不揮発性メモリ素子の両方に対するゲートは実質的に同じである。他の実施例は物質（または材料）の相違のようなわずかな変更がある。
ゲートスタック２０２は高誘電体定数（高Ｋ）絶縁物質の中に埋め込まれた極めて高い濃度の金属ナノドットからなる層２１０上に形成される。埋め込まれた金属ナノドットは不揮発性メモリトランジスタに対する電荷保持層として使われる。各金属ドットは分離された一次元の小さなフローティングゲートとして働く。したがって電荷漏洩路が一つの小フローティングゲートと基板または制御ゲートとの間に存在するとしても、膜層の中で残っているナノドットがその電荷を保持する。

一実施例において高Ｋ絶縁層２１０における金属ナノドットの密度分布は１ｘ１０^１３から１０ｘ１０^１３の範囲内にあり高Ｋ誘電体物質において１−３ｎｍの範囲の典型的なドットサイズを有してそして３ｎｍ以上離れている。他の実施例は異なった濃度、ドットサイズおよび離間を有する。

金属ドット素子は、白金（Ｐｔ）、金（Ａｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）あるいは深いエネルギー電子と正孔のトラップを提供する他の金属を含む。一実施例においては、金属ドット層２１０は比較的低温においてスパッタリングまたは気相成長を行うことで、蒸着される。

金属ドットはその後に共にスパッタされあるいはＡＬＤ技術によってデポジットもまたされ得る高Ｋ誘電体媒体２１０の中に形成される。高Ｋ誘電体膜２１０は、アルミナ（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）、酸化タンタル（Ｔａ_２Ｏ_５）、ＨｆＴａＯ、ＨｆＡｌＯ、ＺｒＯ_２、ＬａＳｉＯＮ、またはＡＬＤ技術またはスパッタリングによってデポジットされた上述のもののラミネートされた組み合わせからなることができる。高Ｋ誘電体物質２１０はさらに、酸化ジルコニウム（ＺｒＯ_２）、酸化ランタン（Ｌａ_２Ｏ_３）、酸化プラセオジム（Ｐｒ_２Ｏ_３）、ならびに、ＨｆＳｉＯＮ、ＰｒＳｉＯＮなどの高Ｋ酸化窒化物、ならびに、ＡｌおよびＬａ、ＡｌおよびＰｒ、ＡｌおよびＺｒなどの混合された高Ｋ酸化物、ならびに珪化物、からなることもできる。

誘電体膜２１０の典型的な厚さはＥＯＴが２−３ｎｍの範囲内にある時５−１０ｎｍの範囲内にある。不揮発性ＦＥＴゲート絶縁体スタックに対する全ＥＯＴは２−４ボルトのプログラム電圧に対して３．５−４ｎｍであり、これによりサブマイクロセカンドのプログラミング時間が得られる。他の実施例では、異なったプログラム電圧を提供するために異なった厚さの範囲を有する。

図２の不揮発性トランジスタはＶ_{ｔ（ｈｉ）}＝１．６ＶおよびＶ_{ｔ（ｌｏｗ）}＝０．２Ｖを有し１０−１０００ｎｓの間に＋／−２Ｖから＋／−４Ｖの制御ゲート電圧でプログラムされる。その装置は０．７Ｖ（すなわちＶ_ｄｄ−Ｖ_{ｔｆｉｘｅｄ}）で読み出される。この装置は１０^６秒の保持時間と、１０^１４サイクルの持続とを示すことができうる。プログラム電圧はチップ上での簡単なブートストラップ回路によって得ることが可能であって、このプログラミング電圧は電子のトラッピングのためにＶ_{ｔ（ｈｉ）}が制御ゲートへ供給され、電子のトラッピング解除および正孔のトラッピングのためにＶ_{ｔ（ｌｏｗ）}が基板へと供給される。

この発明の上述のトランジスタを製造する方法は標準シリコンゲート処理技術を用いるが、また高度に制御可能な超薄膜の低温度処理を提供するために複数のＡＬＤ工程も含む。これらの工程は、窒化物または酸化窒化物のゲート絶縁物体のＳｉ−絶縁体インターフェースでインターフェース状態濃度を減少する処理の後に高圧、低温度形成ガスアニールまたはＲＴＡを含みうる。低温度アニールはまた、そのインターフェースでＳｉ−Ｈ結合を安定化する。これに加えて不純物ドーピングと活性化のための温度バジットは上述したように不純物源およびＲＴＡとしてドープされたアモルファスシリコンまたはドープされたガラスを使うことによって制御される。

ゲートスタック処理の集積化の間に、酸化物（たとえばＳｉＯ_２）のハードマスクが、不揮発性装置に対する金属ナノドットの処理および高Ｋ絶縁体蒸着工程の間トンネル絶縁体を保護するために論理トランジスタ素子上に設けられる。これらの酸化物は選択的にエッチングされ共通のゲート金属蒸着工程は、論理および不揮発性トランジスタ素子との両方に対して順次行われる。

この発明のフラッシュメモリおよび論理トランジスタはＮＯＲアーキテキチャ（ＮＲＯＭを含む。）およびＮＡＮＤアークテクチャメモリアレイにおいて用いられる。フラッシュメモリセルは、不揮発性態様でデータを記憶するために使用され、他方論理ＦＥＴがメモリアレイ内で制御／アクセス目的のためにそして各種の論理機能を提供するために用いられる。

ＮＯＲ構成においてメモリセルはマトリックス状に配置されそして並列モードで動作する。アレイマトリックスの各金属ナノドットメモリのゲートはワード線へ行によって接続されそれらのドレインはコラムビット線に接続される。各金属ナノドットメモリセルのソースは典型的には共通ソース線に接続される。

ＮＡＮＤフラッシュメモリ装置は一列の直列チェーンとして配属された金属ナノドットセルのアレイからなる。金属ナノドットセルの各々は各直列チェーンにおいてドレインからソースへ接続される。多数の直列チェーンにわたるワード線はその動作を制御するために行における各フローティングゲートセルの制御ゲートへ接続される。ビット線は各セルの状態を検出するセンスアンプに最終的には接続される。

図３はこの発明に従う単一ゲートＮＯＲフラッシュメモリの一実施例の断面図である。この図示された実施例において基板３００はそのセルにおいてソース／ドレイン領域として動作するｎ＋ドープされた領域３０１−３０３を有するp型シリコンである。他の実施例はその基板／ドープされた領域に対して異なった導電性物質を用いる。

ドレイン領域３０１として動作するドープされた領域は金属化電極を介して第一のビット線‘Ａ’３０５に接続される。共通ソース領域３０２として動作するドープされた領域はその断面において他のところで（不図示）他の金属化電極を介して接続されてもよい。隣接ビットに対するドープされた領域３０３は図３に示されるように金属化電極を介して第二のビット線３０６‘Ｂ’に接続される。

図４はこの発明に従う分割ゲートＮＡＮＤフラッシュメモリの一実施例の断面図を示す。この図は直列の素子列の小部分のみを示す。典型的なメモリ列は３２ビット列からなる。１ビットは図示するように一つの不揮発性メモリ素子と論理素子（たとえば４０１および４１０）とからなる。他の構成は一列において一つのビットとしての一つの不揮発性素子からなってもよい。

ＮＡＮＤ列における各論理素子４１０−４１２は多数の機能を行う。一つの機能は特定の不揮発性メモリ素子を選択することである。第二の機能はその特定の不揮発性メモリ素子に対して消去のし過ぎから保護することである。

p型基板４００はソース／ドレイン領域として動作するｎ＋ドープ領域４２０および４２１からなる。この実施例において第一の領域４２０はドレイン領域であり第二の領域４２１はソース領域である。他の実施例は基板／ドープ領域に対して異なった導電物質を使用しても良い。ビットライン４２５と４２６は金属接点（metallization contacts）を介してソース／ドレイン領域４２０および４２１へ接続される。

そのアレイは、複数のメモリセル４１０−４１２の一つへのアクセスを制御するように機能する複数の制御／アクセストランジスタ４０１−４０３からなる。不揮発性メモリ素子は高Ｋ誘電体物質の中に含まれている金属ナノドット層を除いて前に述べられたように論理トランジスタと同じ構成を有する。

図５はこの発明のメモリセル構造を有するメモリ装置５００の機能ブロック図である。メモリ装置５００はプロセッサ５１０に接続される。プロセッサ５１０はマイクロプロセッサまたは他の型の制御回路である。メモリ装置５００とプロセッサ５１０はシステムオンチップ応用でもある電子システム５２０の一部を形成する。メモリ装置５００は、本発明を理解しやすくするために、メモリの特徴に絞って単純化してある。

メモリ装置は、以前に図示された論理およびフラッシュメモリからなるメモリセル５３０のアレイを含む。メモリアレイ５３０は行および列のバンクに配列される。メモリセルの各行のゲートはワード線に接続され、メモリセルのドレインとソースの接続はビット線に接続される。

アドレスバッファ回路５４０はアドレス入力接続Ａ０−Ａｘ ５４２上に設けられたアドレス信号をラッチするために提供される。アドレス信号は受信され行デコーダ５４４と列デコーダ５４６でデコードされてメモリアレイ５３０をアクセスする。アドレス入力接続の数はメモリアレイ５３０の密度と構成によることがこの発明の効果として当業者には理解されるであろう。すなわちアドレスの数はメモリセルの数の増加とバンクおよびブロックの数の増加との両方に伴って増加する。

メモリ装置５００はセンス／バッファ回路５５０を使ってメモリアレイ列における電圧または電流の変化を検知することによってメモリアレイ５３０内におけるデータを読み出す。センス／バッファ回路は、一実施例において、メモリアレイ５３０から一行のデータを読み出しラッチするために接続される。データ入出力バッファ回路５６０は制御器５１０と複数のデータ接続５６２を介して双方向でデータ通信を行うために設けられる。書き込み回路５５５はメモリアレイへのデータの書き込みのために設けられる。

制御回路５７０はプロセッサ５１０からの制御接続５７２上に設けられた信号をデコードする。これらの信号はデータ読み出し、データ書き込み（プログラム）および消去動作を含むメモリアレイ５３０の各動作を制御するために使われる。制御回路５７０は状態マシーン、シーケンサ、または他の型の制御器であってもよい。

図５に示されたメモリ装置はメモリの特徴の基本的理解を容易にするために単純化されている。内部回路およびメモリの機能のより詳細な理解は当業者に知られている。
〔結論〕
要約すると、この発明の実施例では、論理および不揮発性メモリトランジスタをの追加される処理の複雑さを最小にして製造するために低い温度バジット（例えば約６００℃以下）の集積スキームを提供する。低温技術および所定の物質（材料）を使うことによってトランジスタはコンパティブルゲートスタックを有するものとして製造される。これに加えて、トランジスタは動作電圧においてスケーラブルでありその結果特別の複雑な回路（例えばチャージポンプおよび高電圧デコーディング）や処理技術（ウェルおよび分離）はシステムオンチップ応用における埋め込まれた論理およびメモリ動作に対しては必要とされない。

特定の実施例が述べられ説明されてきたが、同じ目的を達するように図られたいかなる構成も示された特定の実施例と置き替えることができるということが当業者にはわかるであろう。この発明の多くの適用例は当業者にとって明らかである。したがってこの出願はこの発明の適用および変形をカバーするように意図されている。この発明は以下のクレームおよびその均等物によってのみ限定されるということが極めてはっきりと意図されている。

この発明の構成と方法にしたがう論理電界効果トランジスタ素子の一実施例の断面図を示す。 この発明の構成および方法にしたがうフラッシュトランジスタ素子の一実施例の断面図を示す。 この発明の構成および方法にしたがう単一ゲートのＮＯＲフラッシュセルにおける一実施例の断面図を示す。 この発明の構成および方法にしたがう分割ゲートＮＡＮＤのフラッシュセルの一実施例の断面図を示す。 この発明の電子システムの一実施例のブロック図を示す。

Claims (33)

1. 複数のドープ領域を含む基板と、
   前記基板上の実質的に前記複数のドープされた領域の間に形成された、ゲート絶縁体と、
   前記ゲート絶縁体上に形成されたゲートスタックであって
   金属窒化物層と
   前記金属窒化物層上に形成されたゲート層と
   前記ゲート層上に形成された金属珪化物層と
   を含むゲートスタックと、
   を含むことを特徴とするスケーラブルトランジスタ。
2. 請求項１のトランジスタであって、前記基板はp型シリコンであり前記ドープされた領域はｎ＋領域であるトランジスタ。
3. 請求項１のトランジスタであって前記ゲート層はポリシリコンゲートであるトランジスタ。
4. 請求項１のトランジスタであって前記ゲート層は金属ゲートであるトランジスタ。
5. 請求項１のトランジスタであって前記金属窒化物層は窒化チタンであるトランジスタ。
6. 請求項１のトランジスタであって、前記金属珪化物層が、コバルト、ニッケル、タングステンまたはチタンのうちの一つからなるトランジスタ。
7. 請求項１記載のトランジスタであって、前記ゲート絶縁体と前記ゲートスタックとの間に形成された、埋め込み型金属ナノドットを有する高誘電率絶縁体をさらに含み、不揮発性メモリセルであるトランジスタ。
8. 請求項１のトランジスタであって前記ゲート絶縁体が酸化物であるトランジスタ。
9. ソース／ドレイン領域を形成する複数のドープされた領域を含む基板と、
   前記基板上の、実質的に前記複数のソース／ドレイン領域の間に形成されたトンネル絶縁体と、
   前記トンネル絶縁体上に形成された、埋め込まれた金属ナノドット層を有する高誘電率物質層と、
   前記高誘電率物質上に形成された金属窒化物層と、
   前記金属窒化物層上に形成されたゲート層と、
   前記ゲート層上に形成された金属珪化物層と、
   を含むことを特徴とする、スケーラブル不揮発性メモリトランジスタ。
10. 請求項９記載のトランジスタであって、前記埋め込まれた金属ナノドット層は２ｘ１０^１３から１０ｘ１０^１３との密度範囲を有する高密度ナノドット層からなるトランジスタ。
11. 請求項１０記載のトランジスタであって、前記金属ナノドットは１−３ｎｍの範囲の大きさを有し、３ｎｍ間隔をとっているトランジスタ。
12. 請求項１０記載のトランジスタであって、前記誘電体媒体が、Ａｌ_２Ｏ_３，ＨｆＯ_２，ＺｒＯ_２，Ｔａ_２Ｏ_５，ＨｆＳｉＯＮ，ＨｆＴａＯ，Ｐｒ_２Ｏ_３，ＰｒＳｉＯＮ，ＬａＳｉＯＮ，ＨｆＡｌＯ，または、ＡｌおよびＬａの混合酸化物、ＡｌおよびＰｒの混合酸化物、ＡｌおよびＺｒの混合酸化物の一つからなるトランジスタ。
13. 請求項９記載のトランジスタであって、前記金属ナノドットは白金、金、コバルト、またはタングステンのひとつからなるトランジスタ。
14. 請求項９記載のトランジスタであって、前記金属ナノドット層が、前記高誘電率物質内に埋め込まれており、且つ実質的に前記金属窒化物層よりも前記トンネル絶縁体に近くなるように埋め込まれるトランジスタ。
15. 請求項９記載のトランジスタであって、前記トンネル絶縁体、前記高誘電率物質層、前記ゲート層、前記金属窒化物層、および前記金属珪化物層が、低温度処理によって形成されるトランジスタ。
16. メモリアレイであって、
    スケーラブル論理トランジスタであって、
    複数のドープされた領域を含む基板と
    前記基板上を覆うように形成され、且つ実質的に前記複数のドープされた領域の間に形成されるゲート絶縁体と、
    前記ゲート絶縁体上に形成された第一のゲートスタックであって
    前記ゲート絶縁体上に形成された金属窒化物層と、
    前記金属窒化物層上に形成されたゲート層と、
    前記ゲート層上に形成された金属珪化物層と
    を含むゲートスタックと
    を含むスケーラブル論理トランジスタと、
    前記論理トランジスタに接続されたスケーラブル不揮発性メモリトランジスタであって、
    複数のドープされた領域からなる基板と、
    前記基板上に形成され、且つ実質的に前記複数のドープされた領域の間に形成されるトンネル絶縁体と、
    前記トンネル絶縁体上に形成された、埋め込まれた金属ナノドット層を有する高誘電率物質層と、
    高誘電率物質上に形成され、前記第一のゲートスタックと同じ構造を有する第二のゲートスタックと
    を含むスケーラブル不揮発性メモリトランジスタと
    を含むことを特徴とする、メモリアレイ。
17. 請求項１６記載のアレイであって前記第一のゲートスタックおよび前記第二のゲートスタックが、窒化タンタル層とポリシリコンゲート物質と珪化タングステン層とからなるアレイ。
18. 請求項１６記載のアレイであって、前記第一のゲートスタックおよび前記第二のゲートスタックが、窒化チタン層とポリシリコンゲート物質と珪化ニッケル層とからなるアレイ。
19. 基板に複数のドープされた領域を形成し、
    前記基板上であって実質的に前記複数のドープされた領域の間にゲート絶縁体層を形成し、
    ゲート絶縁体上にゲートスタックを形成し、ここで前記ゲートスタックは、金属窒化物層と金属珪化物層との間に形成されたゲート層を含み、
    ドープされた領域とゲートスタック層を低温バジット処理で形成すること
    を含む、スケーラブルトランジスタを製造する方法。
20. 請求項１９記載の方法であって前記ゲート絶縁体は原子層蒸着によって形成される方法。
21. 請求項１９記載の方法であって、前記ゲートスタックを形成するステップが、前記金属珪化物層を形成するためのニッケルの珪化と、前記ゲート層を形成するためのアモルファスシリコンのドーピングとを含むことを特徴とする方法。
22. 請求項１９記載の方法であって、前記ゲートスタックを形成するステップが、前記金属珪化物層を形成するためのタングステンの珪化と、前記ゲート層を形成するためのアモルファスシリコンのドーピングとを含むことを特徴とする方法。
23. 請求項２１記載の方法であってアモルファスシリコン層からなるソースのドーピングは硼素または燐のうちのひとつを使うことを含む方法。
24. 請求項２１記載の方法であってソースのドーピングはボロ-シリカートガラスまたは燐-シリカートガラスのうちの一つのプラズマ化学気相成長法によるアモルファスシリコンからなる方法。
25. 請求項２１記載の方法であって、ドーパント活性化のためのアニール処理をさらに含む方法。
26. 請求項２１記載の方法であって前記ゲート層の形成は原子層蒸着法を含む方法。
27. 請求項２６記載の方法であって前記原子層蒸着法は珪化タングステンまたは珪化ニッケルのうちの一つとそれぞれ組み合わされたタングステンまたはニッケルのいずれか一つの原子層蒸着を含む方法。
28. 基板上に複数のドープされた領域を形成することと、
    前記基板上であって、実質的に前記複数のドープされた領域の間に、トンネル絶縁体を形成することと、
    前記トンネル絶縁体上に埋め込まれた金属ナノドット層を含む高誘電率絶縁体を形成することと、
    前記高誘電率絶縁体上にゲートスタックを製造することであって、前記ゲートスタックは金属窒化物層および金属珪化物層の間に形成されたゲート層を含むようなことと
    を含むことを特徴とするスケーラブルトランジスタの製造方法。
29. 請求項２８記載の方法であって前記高誘電率絶縁体層を形成することは、Ａｌ_２Ｏ_３，ＨｆＯ_２，Ｔａ_２Ｏ_５，ＨｆＳｉＯＮ，ＨｆＴａＯ，ＺｒＯ_２，Ｌａ_２Ｏ_３，Ｐｒ_２Ｏ_２，ＡｌＬａＯ_３，ＡｌＰｒＯ_３，ＬａＳｉＯＮ，ＰｒＳｉＯＮ，またはＨｆＡｌＯのうちの一つを含む誘電体媒体をスパッタリングすることを含む方法。
30. 請求項２９記載の方法であって高誘電体定数絶縁体層を形成することは、Ａｌ_２Ｏ_３，ＨｆＯ_２，Ｔａ_２Ｏ_５，ＨｆＳｉＯＮ，ＨｆＴａＯ，Ｐｒ_２Ｏ_３，Ｌａ_２Ｏ_３，ＺｒＯ_２，またはＨｆＡｌＯのうちの一つを含む誘電体媒体を形成するための蒸着を含む方法。
31. 請求項２８記載の方法であって前記高誘電率絶縁体層は２−３ｎｍの範囲の有効な酸化物の厚みを有する方法。
32. メモリ信号を発生するプロセッサと、
    前記プロセッサに接続され前記メモリ信号に応じて動作する不揮発性メモリ装置とを含み、
    前記メモリ装置が、
    複数のスケーラブル不揮発性メモリセルを含み、
    各セルが、
    複数のソース／ドレイン領域を含む基板と、
    前記基板上の、実質的に前記複数のソース／ドレイン領域の間に形成された、トンネル絶縁体と、
    前記トンネル絶縁体上に形成された、埋め込まれた金属ナノドット層を含む高誘電率絶縁体層と、
    前記高誘電率絶縁体層上に形成された金属窒化物層と、
    前記金属窒化物層上に形成されたゲート層と、
    前記ゲート層上に形成された金属珪化物層と
    を含む
    ことを特徴とする、電子システム。
33. 請求項３２のシステムであって、さらに、前記不揮発性メモリセルに接続された複数のスケーラブル論理トランジスタを含み、
    各スケーラブル論理トランジスタが、
    複数のソース／ドレイン領域を含む基板と、
    前記基板上であって、実質的に前記複数のソース／ドレイン領域の間に形成された、ゲート絶縁体と、
    前記ゲート酸化物絶縁体上に形成された金属窒化物層と、
    前記金属窒化物層上に形成されたゲート層と、
    前記ゲート層上に形成された金属珪化物層と
    を含む
    ことを特徴とする、システム。

Images