JPH11126902A - 高誘電率金属酸化物を形成するための方法 - Google Patents

高誘電率金属酸化物を形成するための方法

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JPH11126902A
JPH11126902A JP10231210A JP23121098A JPH11126902A JP H11126902 A JPH11126902 A JP H11126902A JP 10231210 A JP10231210 A JP 10231210A JP 23121098 A JP23121098 A JP 23121098A JP H11126902 A JPH11126902 A JP H11126902A
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barrier layer
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Philip J Tobin
フィリップ・ジェイ・トビン
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ラマ・アイ・ヘッジ
Cullor Jesus
ジーザス・キューラー
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Abstract

(57)【要約】 【課題】 二酸化ケイ素層の支配的なキャパシタンス効
果が最小化される金属ゲート構造を実現する。 【解決手段】 金属ゲート（２０）構造を形成するため
の方法は半導体基板（１２）を提供することによって始
まる。半導体基板（１２）はトラップサイトを減少させ
るために清浄化される。およそ２０オングストロームよ
り薄い厚みを有する窒化層（１４）が基板（１２）上に
形成される。この窒化層は基板界面での酸化物の形成を
防ぎかつ３．９より大きい誘電率を有する。窒化層（１
４）の形成の後、おおよそ８．０より大きい誘電率値を
有する金属酸化物層（１６）が窒化層（１４）上に形成
される。金属ゲート（２０）が窒化層の上に形成されそ
れによって残っている複合ゲート誘電体（１４および１
６）はより大きな物理的厚みを有するが高性能の等価酸
化物厚み（ＥＯＴ）を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体の製造
に関し、かつより特定的には、シリコン基板の酸化を減
らしてアニールすることができるＭＯＳトランジスタの
ための金属ゲート酸化物層を形成することに関する。
【０００２】
【従来の技術】集積回路（ＩＣ）工業において、金属酸
化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ
ｓ）の性能は２つの主な装置特性によって制御される。
ＭＯＳＦＥＴ装置の性能はＭＯＳＦＥＴ装置のゲート電
極の長さを減少させること、および／またはＭＯＳＦＥ
Ｔ装置のゲート誘電体厚みを減少させることによって向
上させることができる。集積回路工業は熱（ｔｈｅｒｍ
ａｌ）ゲート酸化物厚みがおおよそ６０オングストロー
ムより小さくなる点まで進歩した。ゲート誘電体が６０
オングストロームより薄い厚さまで進歩するに応じて、
今や熱ゲート酸化に対する理論的かつ実用的な限界に近
づいている。それゆえ、集積回路工業はＭＯＳトランジ
スタの性能を新しいレベルに進歩させ続けるためにゲー
ト誘電体材料として熱酸化物（ｔｈｅｒｍａｌ ｏｘｉ
ｄｅｓ）を置き換え得る材料を開発することを試みてい
る。
【０００３】
【発明が解決しようとする課題】この目的のために、高
−ｋ金属酸化物材料（ｈｉｇｈ−ｋ ｍｅｔａｌ ｏｘ
ｉｄｅ ｍａｔｅｒｉａｌｓ）が熱酸化物ゲート誘電体
を置き換えるための可能性あるゲート誘電体として提案
された。金属酸化物材料の誘電率（ｄｉｅｌｅｃｔｒｉ
ｃ ｃｏｎｓｔａｎｔ）は熱酸化物のそれより大きくさ
れるので、より薄い熱酸化物ゲート誘電体と同様の等価
酸化物厚み（ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈ
ｉｃｋｎｅｓｓ：ＥＯＴ）を達成しながらより厚い金属
酸化物を物理的に被着または堆積（ｄｅｐｏｓｉｔｅ
ｄ）できる。例示の目的のために、おおよそ８０オング
ストロームの厚さに被着された金属酸化物ゲート誘電体
が、より薄いＥＯＴがＭＯＳＦＥＴの性能により有利
な、ＭＯＳＦＥＴ性能に関して２０オングストロームの
厚さに被着された熱酸化物ゲート誘電体にほぼ等価にな
る。同様の水準のＥＯＴ／性能を維持する一方でのゲー
ト誘電体厚みのこの物理的な増加は、物理的により厚い
金属酸化物はＭＯＳＦＥＴ性能に悪影響を与えないでゲ
ートからチャネルへの漏れ電流またはリーク電流を減少
できるため、有利である。
【０００４】半導体装置における高−ｋ金属ゲートを形
成するための第１の従来技術の解決方法は半導体基板の
上に形成された障壁またはバリア（ｂａｒｒｉｅｒ）と
して五酸化タンタル（ｔａｎｔａｌｕｍ ｐｅｎｔｏｘ
ｉｄｅ）を用いた。五酸化タンタル層の形成の次にアニ
ール段階または工程が行われた。しかしながら、アニー
ル工程は五酸化タンタルおよびシリコン基板界面に二酸
化ケイ素または二酸化シリコン（ｓｉｌｉｃｏｎ ｄｉ
ｏｘｉｄｅ）層の形成を引き起こした。この二酸化ケイ
素バリアはおよそ２０〜４０オングストロームの厚みで
あることが示された。アニール工程の次に、金属ゲート
が五酸化タンタルの頂部（ｔｏｐ）上に形成された。金
属五酸化タンタル／二酸化ケイ素ゲート誘電体構造の全
体的な（ｏｖｅｒａｌｌ）効果はゲートの表面から基板
に形成される直列接続されたキャパシタ（ｓｅｒｉｅｓ
ｃｏｎｎｅｃｔｅｄ ｃａｐａｃｉｔｏｒｓ）の形成
である。キャパシタのうちの１つはより高い誘電率を有
する金属ゲート誘電体によって形成され一方第２のその
ようなキャパシタはかなりより低い誘電率を有する二酸
化ケイ素層によって形成される。この構造の結果は小さ
なｋの誘電材料のキャパシタが支配的でありそれによっ
てより高いｋの金属酸化物による改善が減少されるとい
うことである。
【０００５】シリコン基板上の金属ゲートを使用する第
２の従来技術の方法はシリコン基板上に化学的に成長さ
せたＳｉＯ２層を形成した。ＳｉＯ２層を成長させるこ
との利点はその厚みをおよそ２０オングストロームに精
密に制御できかつＳｉ界面のＳｉＯ２界面状態密度（Ｓ
ｉＯ２ ｉｎｔｅｒｆａｃｅ ｓｔａｔｅ ｄｅｎｓｉ
ｔｙ）が低いということである。続いて、五酸化タンタ
ル層が二酸化ケイ素層の頂部に形成されかつ金属ゲート
が続いて五酸化タンタルの上に形成された。この従来技
術の方法は前に論じられた従来技術の方法以上に二酸化
ケイ素の厚みを減少させるが、二酸化ケイ素層によって
形成されたキャパシタンスが高−ｋ誘電体層に優勢であ
りそれによってゲート誘電体ＥＯＴの改善が自己制限さ
れる（ｓｅｌｆ−ｌｉｍｉｔｅｄ）ことにおいて同じ問
題が残る。
【０００６】それゆえ、金属ゲート構造を形成しそれに
よって二酸化ケイ素層の支配的な（ｄｏｍｉｎａｎｔ）
キャパシタンス効果が最小化されることは有益であろ
う。
【０００７】
【課題を解決するための手段】前述および他の課題は、
半導体装置を形成するための方法であって、表面を有す
る半導体基板を提供する段階、前記半導体基板の前記表
面上に酸化バリア層を形成する段階、前記酸化バリア層
の上に金属酸化物層を形成する段階、および前記金属酸
化物層の上に横たわるゲート電極を形成しかつ前記半導
体基板内にソースおよびドレイン電極を形成する段階で
あって、前記ゲート電極は複合ゲート誘電体層として前
記金属酸化物層および前記酸化バリア層を用いてソース
およびドレイン電極間の電流フローを制御するもの、を
具備する前記方法によって解決される。
【０００８】また、前述および他の課題は、半導体装置
を形成するための方法であって、表面を有する半導体基
板を提供する段階、前記半導体基板の前記表面上に酸化
バリア層を形成する段階、前記酸化バリア層の上に金属
酸化物層を形成する段階であって、前記金属酸化物層は
シリコンの存在中で化学的に安定でないもの、および前
記金属酸化物層の上に横たわるゲート電極を形成しかつ
前記半導体基板内にソースおよびドレイン電極を形成す
る段階であって、前記ゲート電極は複合ゲート誘電体層
として前記金属酸化物層および前記酸化バリア層を用い
てソースおよびドレイン電極間の電流フローを制御する
もの、を具備する前記方法によって解決される。
【０００９】更に、前述および他の課題は、半導体装置
を形成するための方法であって、表面を有する半導体基
板を提供する段階、前記半導体基板の前記表面上に酸化
バリア層を形成する段階、前記酸化バリア層の上に金属
酸化物層を形成する段階、前記金属酸化物層をアニール
環境に露出する段階であって、前記アニール環境は酸素
空位を減少させかつ前記金属酸化物層の結合を改善し、
前記酸化バリア層は複合ゲート誘電体層に極めて接近し
ている前記半導体基板の領域がかなり酸化されるのを防
ぐもの、そして前記金属酸化物層の上に横たわるゲート
電極を形成しかつ前記半導体基板内にソースおよびドレ
イン電極を形成する段階であって、前記ゲート電極は複
合ゲート誘電体層として前記金属酸化物層および前記酸
化バリア層を用いてソースおよびドレイン電極間の電流
フローを制御するもの、を具備する前記方法によって解
決される。
【００１０】更に、前述および他の課題は、半導体装置
を形成するための方法であって、表面を有する半導体基
板を提供する段階、前記半導体基板の前記表面上に酸化
バリア層を形成する段階、前記酸化バリア層上に金属酸
化物材料を化学蒸着する段階、前記金属酸化物材料をア
ニール環境に露出する段階であって、前記アニール環境
は酸素空位を減少させかつ前記金属酸化物材料の結合を
改善し、前記酸化バリア層は複合ゲート誘電体層に極め
て接近している前記半導体基板の領域がかなり酸化され
るのを防ぐもの、そして前記金属酸化物材料の上に横た
わるゲート電極を形成しかつ前記半導体基板内にソース
およびドレイン電極を形成する段階であって、前記ゲー
ト電極は複合ゲート誘電体層として前記金属酸化物材料
および前記酸化バリア層を用いてソースおよびドレイン
電極間の電流フローを制御するもの、を具備する前記方
法によって解決される。
【００１１】更に、前述および他の課題は、半導体装置
を形成するための方法であって、表面を有する半導体基
板を提供する段階、前記半導体基板の前記表面上に酸化
バリア層を形成する段階、前記酸化バリア層の上に金属
酸化物層を形成する段階、前記金属酸化物層の上に横た
わるゲート電極を形成しかつ前記半導体基板内にソース
およびドレイン電極を形成する段階であって、前記ゲー
ト電極は複合ゲート誘電体層として前記金属酸化物層お
よび前記酸化バリア層を用いてソースおよびドレイン電
極間の電流フローを制御するもの、金属材料で作製され
た下部部分とポリシリコン材料で作製された上部部分と
を有する前記ゲート電極を形成する段階、そして前記ポ
リシリコン材料の頂部部分をケイ化物化して前記ゲート
電極の頂部ケイ化物部分を形成する段階、を具備する前
記方法によって解決される。
【００１２】更に、前述および他の課題は、半導体装置
を形成するための方法であって、シリコン基板を提供す
る段階、水素含有環境中で前記シリコン基板をアニール
して前記シリコン基板の表面を不動態化する段階、窒素
環境に前記シリコン基板を露出することによって前記シ
リコン構造の前記表面上に酸化バリア層を形成する段階
であって、前記酸化バリア層は３．９と８．０との間の
誘電率を有しかつシリコンへの接触において化学的に安
定であるもの、前記酸化バリア層の上に金属酸化物層を
形成する段階であって、前記金属酸化物層は７．８より
上の誘電率を有しかつシリコンへの接触において化学的
に不安定であるもの、前記金属酸化物層の上に横たわる
金属ゲート電極を形成する段階であって、前記金属ゲー
ト電極の下部部分は金属材料で作製され、前記金属ゲー
ト電極の中部部分はポリシリコンで作製され、かつ前記
金属ゲート電極の上部部分はケイ化物材料で作製される
もの、そして前記シリコン基板内のかつ前記金属ゲート
電極にセルフアラインされたソースおよびドレイン電極
を形成する段階であって、前記ゲート電極は複合ゲート
誘電体層として前記金属酸化物層および前記酸化バリア
層を用いてソースおよびドレイン電極間の電流フローを
制御するもの、を具備する前記方法によって解決され
る。
【００１３】
【発明の実施の形態】説明の簡単化および明瞭化のため
に、図中に示された要素は必ずしも比例して描かれてい
ないことが認識されるであろう。例えば、前記要素のう
ちのいくつかの寸法は明瞭化のために他の要素に関して
誇張されている。更に、適切と考えられる場合は、参照
数字が対応または類似する要素を示すために図の間で繰
り返されている。
【００１４】一般に、本発明はゲート酸化物スタックま
たは積層物（ｓｔａｃｋ）におけるキャパシタンスを制
限する存在（ｃａｐａｃｉｔａｎｃｅ−ｌｉｍｉｔｉｎ
ｇｐｒｅｓｅｎｃｅ）のＳｉＯ２層を制限または除去す
ると同時にトランジスタ性能を向上させる高−ｋ金属酸
化物ゲート誘電体を形成するための方法である。改善さ
れた金属酸化物ゲート誘電体は基板の酸化を防ぐ窒化層
（ｎｉｔｒｉｄｅｄｌａｙｅｒ）の上に形成される。窒
化層は金属酸化物ゲート誘電体の有効酸化物厚み（ｅｆ
ｆｅｃｔｉｖｅ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ：Ｅ
ＯＴ）または等価酸化物厚みを危険にさらし（ｃｏｍｐ
ｒｏｍｉｓｅ）得るより低いｋの酸化物膜の形成を防ぐ
ためにシリコン基板上に形成される。
【００１５】本発明は図１〜３を参照することにより最
もよく理解される。図１において、半導体基板１２は、
好ましくはＨＦ清浄化（ＨＦ ｃｌｅａｎ）および／ま
たは水素（Ｈ２）アニール工程でその表面の酸化物を最
小化するために予め清浄化されている（ｐｒｅ−ｃｌｅ
ａｎｅｄ）。あるいは、プラズマＮ２Ｏ処理または工程
が基板の自然酸化物（ｓｕｂｓｔｒａｔｅ ｎａｔｉｖ
ｅｏｘｉｄｅ）を除去しかつ基板１２の表面の実質的な
酸化を防ぐ基板１２の表面上の窒素不動態化（ｎｉｔｒ
ｏｇｅｎ ｐａｓｓｉｖａｔｉｏｎ）の単層または単分
子層（ｍｏｎｏ−ｌａｙｅｒ）をつくるために使用でき
る。基板１２は好ましくはシリコンまたはケイ素（ｓｉ
ｌｉｃｏｎ）であるが、集積回路（ＩＣ）形成を支持す
るいずれの基板とすることもできる。清浄化／不動態化
の後、清浄な基板１２はそれから窒化剤（ｎｉｔｒｉｄ
ａｔｉｏｎ ａｇｅｎｔ）１３にさらされる。窒化剤／
環境１３は好ましくはアンモニア（ＮＨ３）または酸化
窒素（ｎｉｔｒｉｃ ｏｘｉｄｅ：ＮＯ）のいずれかで
あるがＮ２Ｏソース（ｓｏｕｒｃｅ）またはＮ２ソース
とすることもできる。窒素への露出（ｎｉｔｒｏｇｅｎ
ｅｘｐｏｓｕｒｅ）はプラズマ、イオン注入、光学的な
励起または刺激（ｏｐｔｉｃａｌ ｅｘｃｉｔａｔｉｏ
ｎ）（例えば、ＵＶ）、または熱処理によることもでき
る。他の形態では、前記窒素環境は基板上に形成された
薄い酸化物中への窒素のイオン注入あるいは１つまたは
それ以上のオキシナイトライド（ｏｘｙｎｉｔｒｉｄ
ｅ）または窒化ケイ素（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄ
ｅ）を形成するための基板中への窒素のイオン注入とす
ることもできる。基板１２の窒化剤１３への露出の間
に、薄い窒化層１４が形成される。窒化層１４は一般に
は窒化ケイ素またはシリコンオキシナイトライド層であ
ろう。前記窒化ケイ素およびシリコンオキシナイトライ
ド（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ）は化学量
論（ｓｔｏｉｃｈｏｍｅｔｒｉｃ）どおりであってもあ
るいはそうでなくともよい。層１４は一般に厚みが２０
オングストロームより薄くかつ好ましくは厚みが２およ
び１５オングストロームの間であるように形成される。
層１４の誘電率（ｐｅｒｍｉｔｔｉｖｉｔｙ）（εまた
はｋとして参照される）は３．９〜７．８の範囲にあ
る。一般に、層１４は３．９より大きい任意の誘電率の
ものである。
【００１６】窒化層１４は非常に薄くかつ３．９（これ
はＳｉＯ２より大きい）より大きい誘電率を有するの
で、この層１４は従来技術のＳｉＯ２工程ほど全有効ゲ
ート酸化物厚み（ＥＯＴ）における不都合な（ａｄｖｅ
ｒｓｅ）効果を有しないであろう。加えて、層１４は基
板の酸化を防ぎそれによってＥＯＴに対するこの改善が
ＩＣ工程を通して維持される。
【００１７】図２は金属酸化物ゲート層１６の形成を図
解している。一実施形態においては、金属酸化物ゲート
誘電体層１６は金属膜の被着（ｄｅｐｏｓｉｔｉｏｎ）
１８によって形成され酸化環境（ｏｘｉｄｉｚｉｎｇ
ａｍｂｉｅｎｔ）が後に続く。他の実施形態では、環境
（ｅｎｖｉｒｏｎｍｅｎｔ）１８は金属酸化物の化学蒸
着（ＣＶＤ）であり金属酸化物膜の酸素空位（ｏｘｙｇ
ｅｎ ｖａｃａｎｃｉｅｓ）を減少させるための酸素ア
ニールが後に続くであろう。そのようなＣＶＤ金属酸化
物被着またはＯ２アニールが後に続く金属スパッタリン
グは五酸化タンタル、二酸化チタン（ｔｉｔａｎｉｕｍ
ｄｉｏｘｉｄｅ：ＴｉＯ２）、酸化イットリウム（ｙ
ｔｔｒｉｕｍ ｏｘｉｄｅ：Ｙ２Ｏ３）、酸化ニオブ
（ｎｉｏｂｉｕｍ ｏｘｉｄｅ：Ｎｂ２Ｏ５）、酸化ジ
ルコニウム（ｚｉｒｃｏｎｉｕｍｏｘｉｄｅ：Ｚｒ
Ｏ２）、酸化ハフニウム（ｈａｆｎｉｕｍ ｏｘｉｄ
ｅ：ＨｆＯ２）、鉛ジルコニウムチタネート（ｌｅａｄ
ｚｉｒｃｏｎｉｕｍ ｔｉｔａｎａｔｅ：ＰＺＴ）、
バリウムストロンチウムチタネート（ｂａｒｉｕｍ ｓ
ｔｒｏｎｔｉｕｍ ｔｉｔａｎａｔｅ：ＢＳＴ）、酸化
カルシウム（ｃａｌｃｉｕｍ ｏｘｉｄｅ：ＣａＯ）、
酸化ベリリウム（ｂｅｒｙｌｌｉｕｍ ｏｘｉｄｅ：Ｂ
ｅＯ）、酸化マグネシウム（ｍａｇｎｅｓｉｕｍ ｏｘ
ｉｄｅ：ＭｇＯ）、およびストロンチウムビスマスチタ
ネート（ｓｔｒｏｎｔｉｕｍ ｂｉｓｍｕｔｈ ｔｉｔ
ａｎａｔｅ：ＳＢＴ）の形成を含むであろう。ＣＶＤを
用いる金属酸化物ゲート誘電体層の被着に加えて、スパ
ッタリングによって金属層を被着しかつ続いて被着され
た層に酸化工程を行いそしてまた複合（ｃｏｍｐｏｓｉ
ｔｅ）金属層を形成するために金属酸化物のＣＶＤを行
うことが可能である。この手法においては、前に列挙さ
れた金属、タンタル、チタン、イットリウム、ニオブ、
ジルコニウムまたはハフニウムのいずれかが、考えられ
るところでは層を形成する金属の形態で被着されかつ続
いてアニール工程の間に酸化されるであろう。
【００１８】加えて、種々のＣＶＤ処理または工程、酸
化処理、および／またはナノラミネートまたはナノ薄層
処理（ｎａｎｏｌａｍｉｎａｔｅ ｐｒｏｃｅｓｓｉｎ
ｇ）を用いて上に列挙された金属から合金および／また
は複合酸化物を形成することが可能であることは当業者
によって理解されるであろう。例えば、単一の被着また
はＣＶＤ工程においてタンタルおよびチタンを同時にま
たは時間的に順次に被着し、それによって最終金属酸化
物ゲートとしてタンタルチタン酸化物構造（ｔａｎｔａ
ｌｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ ｓｔｒｕｃｔ
ｕｒｅ）を形成することが可能である。ナノラミネート
は複合酸化物が１つまたはそれ以上の金属酸化物材料を
含んで一度に（ａｔ ａ ｔｉｍｅ）一原子層（ｏｎｅ
ａｔｏｍｉｃ ｌａｙｅｒ）形成されることを許容す
る。
【００１９】金属酸化物ゲート層１６は高−ｋ誘電体層
であるであろう。酸化物層１６を形成するために使用さ
れる金属または合金に依存する、典型的な誘電率値は、
ｋ＝７．０から１５００の範囲にあるであろう。五酸化
タンタルが用いられる場合、およそ２５の誘電率ｋまた
はεが得られる。それゆえ、五酸化タンタルが金属酸化
物ゲート層を形成する場合、それはおよそ１００オング
ストロームの厚みを有することができかつ伝統的なゲー
ト酸化物層に対する２０オングストロームと同一の等価
ＳｉＯ２厚みを有する。１００オングストロームの厚さ
の五酸化タンタルゲートは、有効ゲート酸化物厚み（Ｅ
ＯＴ）を維持または減少させることによって半導体構造
の全体的な性能をさらに改善すると同時にゲート誘電体
構造を横切る漏れ電流の量を減少させるであろう。高−
ｋ誘電体層１６の形成に続いて、酸化（Ｏ２）アニール
工程、または分子の品質を改善するための他のアニール
工程を、誘電体層の欠陥を減少させるために行なうこと
ができる。
【００２０】ここで教示された工程は付加的な利点を有
する。基板の表面上に直接高−ｋ誘電体を形成しそれに
よって熱酸化物が続いて高−ｋ誘電体と基板との間に形
成される従来技術とは違って、この工程は高−ｋ材料の
形成の前に基板の頭部または頂部（ｔｏｐ）上に化学的
に安定な膜を形成する。多くの金属酸化物がシリコンの
存在中で安定ではないのに対してオキシナイトライドま
たは窒化ケイ素層１４はシリコンの存在中で化学的に安
定である。それゆえ、ここでの層１６は、五酸化タンタ
ル（Ｔａ２Ｏ５）、二酸化チタン（ＴｉＯ２）、鉛ジル
コニウムチタネート（ＰＺＴ）、バリウムストロンチウ
ムチタネート（ＢＳＴ）、ストロンチウムビスマスチタ
ネート（ＳＢＴ）、酸化ニオブ（Ｎｂ２Ｏ３またはＮｂ
２Ｏ５）のような、シリコンの存在中で化学的に不安定
な酸化物とすることもでき、それでも金属酸化物の酸化
アニールの間基板の不都合な酸化を防ぐのに対して、従
来技術はこれらの不安定な金属酸化物を使用できない。
【００２１】次に、図３に図解されるように、ＭＯＳト
ランジスタのゲート電極として機能するために金属ゲー
ト２０が金属酸化物誘電体層１６の頂上に形成される。
加えて、誘電体スペーサ（ｓｐａｃｅｒｓ）２２もトラ
ンジスタ１０を完成しかつ低濃度ドープされたドレイン
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ：ＬＤＤ）
トランジスタ構造の形成を可能にするために形成され
る。好ましい実施形態においては、金属ゲート２０は多
層金属／半導体工程（ｍｕｌｔｉ−ｌａｙｅｒｍｅｔａ
ｌ／ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐｒｏｃｅｓｓ）で
形成される。これは金属層２０の酸化が生じないことを
保証するためにかつＥＯＴに影響を及ぼすポリシリコン
の消耗（ｄｅｐｌｅｔｉｏｎ）を防止するために使用さ
れる。例えば、金属層２０は下部金属部分としてチタニ
ウムナイトライドまたは窒化チタン（ｔｉｔａｎｉｕｍ
ｎｉｔｒｉｄｅ：ＴｉＮ）を含むことができる。Ｔｉ
Ｎの形成は、もし環境にさらされたままにされれば、ゲ
ート構造の酸化に影響されやすく、それによってその全
体的な信頼性および有効性を減少させるであろう。それ
ゆえ、図３では、部分２０ｃは窒化チタンからなり、部
分２０ｂはポリシリコンキャップ（ｐｏｌｙｓｉｌｉｃ
ｏｎ ｃａｐ）からなり、かつ部分２０ａは高融点金属
（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ）ケイ化物ポリシ
リコン領域（ｓｉｌｉｃｉｄｅ ｐｏｌｙｓｉｌｉｃｏ
ｎ ｒｅｇｉｏｎ）からなるであろう。領域２０ａおよ
び２０ｂの１つまたはそれ以上はＴｉＮと外部環境との
間に酸素バリアまたは障壁（ｏｘｙｇｅｎ ｂａｒｒｉ
ｅｒ）を効果的に提供することができる。金属部分２０
ｃは任意の導電性の金属含有層とすることもでき一方層
２０ａはいずれのケイ化物またはシリサイド（ｓｉｌｉ
ｃｉｄｅ）あるいはサリサイド（ｓａｌｉｃｉｄｅ）と
することもできることに気付くべきである。この複合金
属−ポリ−シリサイド（ｍｅｔａｌ−ｐｏｌｙ−ｓｉｌ
ｉｃｉｄｅ）または金属−ポリ（ｍｅｔａｌ−ｐｏｌ
ｙ）ゲート構造は高性能のゲート構造を提供すると同時
に最適化されたＥＯＴを維持する。
【００２２】本発明のさらに他の実施形態においては、
半導体装置の種々の層の間の応力を緩和するために選択
されるであろうゲート２０のための金属スタックを使用
することが好ましいかもしれない。例えば、図３に図解
されるような層２０ｃをＴｉＮ層から形成しかつ上部部
分２０ａ／２０ｂがゲートの頂部部分に沿った、または
ゲート酸化物１６に沿った、相互接続界面（ｉｎｔｅｒ
ｃｏｎｎｅｃｔ ｉｎｔｅｒｆａｃｅ）で生じるであろ
う応力を減少させるためにタングステンから形成される
ことが好ましいかもしれない。
【００２３】本発明が特定の実施形態に関して図解され
かつ記述されてきたけれども、更なる変更および改良が
当業者に行われるであろう。例えば、ここで教示された
ゲート電極は全て金属としかつポリシリコンを含まない
ものとすることもできる。ここでの層１４は窒化ケイ素
またはオキシナイトライドであるとして議論された。こ
の層がまた酸化バリアでありかつ／またはシリコンと接
触して化学的に安定な高−ｋ誘電体材料から形成できる
ことに気付くことは重要である。加えて、本発明は伝統
的なゲートと同様に埋込みゲート（ｉｎｌａｉｄ ｇａ
ｔｅｓ）に対して使用することもできる。それゆえ、こ
の発明は図解された特定の用途に限定されずかつこの発
明の精神および範囲から離れない全ての変更を添付の特
許請求の範囲に含ませるつもりであることが理解される
べきである。
【００２４】
【発明の効果】以上のように、本発明によれば、改善さ
れた金属ゲート構造が形成されそれによって二酸化ケイ
素層の支配的なキャパシタンス効果が最小化される。
【図面の簡単な説明】
【図１】本発明に従った改善されたゲート誘電体の形成
工程を図解する部分的断面図である。
【図２】本発明に従った改善されたゲート誘電体の形成
工程を図解する部分的断面図である。
【図３】本発明に従った改善されたゲート誘電体の形成
工程を図解する部分的断面図である。
【符号の説明】
１０ トランジスタ １２ 半導体基板 １３ 窒化剤および／または環境 １４ 窒化層 １６ 金属酸化物ゲート誘電体層 １８ 被着および／または環境 ２０ 金属ゲート ２２ 誘電体スペーサ ２４ ソースおよび／またはドレイン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ・ジェイ・トビン アメリカ合衆国テキサス州78759、オース チン、ウィンダーミア・メドウズ 11410 (72)発明者 ラマ・アイ・ヘッジ アメリカ合衆国テキサス州78759、オース チン、スパイスブラッシュ・ドライブ 9214 (72)発明者 ジーザス・キューラー アメリカ合衆国テキサス州78945、ラグラ ンジ、オーク・コート １

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置を形成するための方法であっ
    て、 表面を有する半導体基板（１２）を提供する段階、 前記半導体基板（１２）の前記表面上に酸化バリア層
    （１４）を形成する段階、 前記酸化バリア層（１４）の上に金属酸化物層（１６）
    を形成する段階、および前記金属酸化物層（１６）の上
    に横たわるゲート電極（２０）を形成しかつ前記半導体
    基板（１２）内にソースおよびドレイン電極（２４）を
    形成する段階であって、前記ゲート電極（２０）は複合
    ゲート誘電体層として前記金属酸化物層（１６）および
    前記酸化バリア層（１４）を用いてソースおよびドレイ
    ン電極（２４）間の電流フローを制御するもの、 を具備する前記方法。
  2. 【請求項２】 半導体装置を形成するための方法であっ
    て、 表面を有する半導体基板（１２）を提供する段階、 前記半導体基板の前記表面上に酸化バリア層（１４）を
    形成する段階、 前記酸化バリア層（１４）の上に金属酸化物層（１６）
    を形成する段階であって、前記金属酸化物層（１６）は
    シリコンの存在中で化学的に安定でないもの、および前
    記金属酸化物層（１６）の上に横たわるゲート電極（２
    ０）を形成しかつ前記半導体基板（１２）内にソースお
    よびドレイン電極（２４）を形成する段階であって、前
    記ゲート電極（２０）は複合ゲート誘電体層として前記
    金属酸化物層（１６）および前記酸化バリア層（１４）
    を用いてソースおよびドレイン電極（２４）間の電流フ
    ローを制御するもの、 を具備する前記方法。
  3. 【請求項３】 半導体装置を形成するための方法であっ
    て、 表面を有する半導体基板（１２）を提供する段階、 前記半導体基板の前記表面上に酸化バリア層（１４）を
    形成する段階、 前記酸化バリア層（１４）の上に金属酸化物層（１６）
    を形成する段階、 前記金属酸化物層（１６）をアニール環境に露出する段
    階であって、前記アニール環境は酸素空位を減少させか
    つ前記金属酸化物層（１６）の結合を改善し、前記酸化
    バリア層（１４）は複合ゲート誘電体層に極めて接近し
    ている前記半導体基板（１２）の領域が酸化されるのを
    防ぐもの、そして前記金属酸化物層（１６）の上に横た
    わるゲート電極（２０）を形成しかつ前記半導体基板
    （１２）内にソースおよびドレイン電極（２４）を形成
    する段階であって、前記ゲート電極（２０）は複合ゲー
    ト誘電体層として前記金属酸化物層（１６）および前記
    酸化バリア層（１４）を用いてソースおよびドレイン電
    極（２４）間の電流フローを制御するもの、 を具備する前記方法。
  4. 【請求項４】 半導体装置を形成するための方法であっ
    て、 表面を有する半導体基板（１２）を提供する段階、 前記半導体基板の前記表面上に酸化バリア層（１４）を
    形成する段階、 前記酸化バリア層（１４）上に金属酸化物材料（１６）
    を化学蒸着する段階、 前記金属酸化物材料（１６）をアニール環境に露出する
    段階であって、前記アニール環境は酸素空位を減少させ
    かつ前記金属酸化物材料（１６）の結合を改善し、前記
    酸化バリア層（１４）は複合ゲート誘電体層に極めて接
    近している前記半導体基板（１２）の領域が酸化される
    のを防ぐもの、そして前記金属酸化物材料（１６）の上
    に横たわるゲート電極（２０）を形成しかつ前記半導体
    基板（１２）内にソースおよびドレイン電極（２４）を
    形成する段階であって、前記ゲート電極（２０）は複合
    ゲート誘電体層として前記金属酸化物材料（１６）およ
    び前記酸化バリア層（１４）を用いてソースおよびドレ
    イン電極（２４）間の電流フローを制御するもの、 を具備する前記方法。
  5. 【請求項５】 半導体装置を形成するための方法であっ
    て、 表面を有する半導体基板（１２）を提供する段階、 前記半導体基板の前記表面上に酸化バリア層（１４）を
    形成する段階、 前記酸化バリア層（１４）の上に金属酸化物層（１６）
    を形成する段階、 前記金属酸化物層（１６）の上に横たわるゲート電極
    （２０）を形成しかつ前記半導体基板（１２）内にソー
    スおよびドレイン電極（２４）を形成する段階であっ
    て、前記ゲート電極（２０）は複合ゲート誘電体層とし
    て前記金属酸化物層（１６）および前記酸化バリア層
    （１４）を用いてソースおよびドレイン電極（２４）間
    の電流フローを制御するもの、 金属材料で作製された下部部分とポリシリコン材料で作
    製された上部部分とを有する前記ゲート電極（２０）を
    形成する段階、そして前記ポリシリコン材料の頂部部分
    をケイ化物化して前記ゲート電極（２０）の頂部ケイ化
    物部分を形成する段階、 を具備する前記方法。
  6. 【請求項６】 半導体装置を形成するための方法であっ
    て、 シリコン基板（１２）を提供する段階、 水素含有環境中で前記シリコン基板（１２）をアニール
    して前記シリコン基板（１２）の表面を不動態化する段
    階、 窒素環境に前記シリコン基板（１２）を露出することに
    よって前記シリコン構造の前記表面上に酸化バリア層
    （１４）を形成する段階であって、前記酸化バリア層
    （１４）は３．９と８．０との間の誘電率を有しかつシ
    リコンへの接触において化学的に安定であるもの、 前記酸化バリア層（１４）の上に金属酸化物層（１６）
    を形成する段階であって、前記金属酸化物層（１６）は
    ７．８より上の誘電率を有しかつシリコンへの接触にお
    いて化学的に不安定であるもの、 前記金属酸化物層（１６）の上に横たわる金属ゲート電
    極（２０）を形成する段階であって、前記金属ゲート電
    極（２０）の下部部分は金属材料で作製され、前記金属
    ゲート電極（２０）の中部部分はポリシリコンで作製さ
    れ、かつ前記金属ゲート電極（２０）の上部部分はケイ
    化物材料で作製されるもの、そして前記シリコン基板
    （１２）内のかつ前記金属ゲート電極（２０）にセルフ
    アラインされたソースおよびドレイン電極（２４）を形
    成する段階であって、前記ゲート電極（２０）は複合ゲ
    ート誘電体層として前記金属酸化物層（１６）および前
    記酸化バリア層（１４）を用いてソースおよびドレイン
    電極（２４）間の電流フローを制御するもの、 を具備する前記方法。
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