KR980012524A - 커패시터 제조방법 - Google Patents
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Abstract
본 발명에서는, TaO막을 두께별로 증착하여 오존 처리 및 건식산화 후 TaO/실리콘 계면에 형성되는 산화막의 열적거동의 FTIR 측정과, 단결정 실리콘 웨이퍼 위에 오존 공정 조건에 따른 산화막 두께 차이를 비교함으로서 TaO 두께가 다를 경우 오존 처리 시간도 두께에 따라 조절되어져야 한다는 것을 제시하고, 일반적인 실리콘계 유전막(SiN, SiON, SiO2등) 및 Ta2O5막을 포함한 메탈 옥사이드의 유전막을 형성한 후, 막내 결함 감소 및 집적도를 높이기 위한 후처리 공정을 개선시킴으로서 유전막의 신뢰성 및 수율을 향상시킬수 있는 반도체 제조 방법을 제안하였다. 즉, 유전막 두께가 다를 경우 수율을 최적화 하기 위해 유전막 두께에 따라 오존처리 효과 및 처리조건도 조절되어야 하고, TaO 첫 번째 층은 오존처리, TaO 두 번째 층은 플라즈마 처리를 함으로서, 커패시터의 신뢰성을 높여 줄 수 있다.
Description
본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로, 특히 Ta2O5과 같은 고유전체를 사용한 커패시터 제조시 후처리 공정을 개선시킴으로서 유전막의 신뢰성 및 수율을 향상시키는 커패시터 제조 방법에 관한 것이다.
일반적으로, 디램(DRAM)과 같은 집적회로에서, 회로의 크기가 점점 감소함에 따라 상대적으로 고유전율을 갖는 커패시터가 필요하게 되었다. 기존의 커패시터는 SiO2단일막, SiO2와 질화막(Nitride)의 복합적인 NO, NON 막질 등을 이용하여 형성하였으나, 회로의 크기가 감소함에 따라 Ta2O5와 같은 고유전체 사용이 불가피해졌다.
도 1a 내지 도 1d는 기존의 Ta2O5고유전체 막질을 형성하여 커패시터를 제조하는 공정을 순서대로 나타낸 공정 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 위에 통상적인 방법을 사용하여 하부 전극(13)을 형성한다. 도 1b는 하부 전극(13)을 형성한 후에Ta2O5(21)와 같은 메탈과 산소로 구성된 고유전체 박막을 형성하는 공정이다. 그러나, Ta2O5(21)는 LPCVD와 같은 방법으로 형성하였을 경우에 Ta와 O의 불완전한 결합으로 인하여, 산소 베이컨시(oxygen vacancy)가 형성되어, 높은 누설 전류와 낮은 유전 항복 전압을 갖기 때문에 커패시터 신뢰성에 큰 단점을 갖고 있다.
위와 같은 단점을 보완하기 위하여 도 1c에 나타낸 UV-O3어닐(anneal), 드라이 O2어닐, O2플라즈마 처리등의 후속 열처리 공정(31)을 사용한다. 이어서 상부 전극을 형성하여 켜패시터를 완성하는 단계를 도 1d에 나타냈다.
상술한 후속 열처리 공정중에서 UV-O3어닐은 Ta2O5(21) 막질 형성시 생성된 산소 베이컨시를 제거하는 역할을 하고, 드라이 O2어닐은 초기 항복을 일으키는 결함을 제거하여 Ta2O5막질의 커패시터 유전 물질로서의 신뢰성을 높여 준다. 즉, Ta2O5를 포함하는 메탈과 산소로 구성된 절연막의 경우에 산소 베이컨시에 의한 메탈과다(rich)인 막은 양극 바이어스 인가시 누설 전류의 소스가 되는 트랩(trap) 위치를 제공하게 된다. 이러한 산소 베이컨시를 제거하기 위해서는 옥시겐을 첨가할 수 있는 후속 열처리(31)가 필요하다. 그러나 이러한 후속 열처리(31)는 상기에 언급된 단점을 완화시켜 주는 역할을 하는 반면에, 특히 드라이 O2 열처리는 700℃ 이상의 고온에서 열처리가 됨으로서, 하부 전극(13)과 Ta2O5막(21) 계면에서 실리콘과 확산된 산소와 산화 반응을 일으켜 계면 산화막(41)을 형성시키고, 이러한 계면 산화막(41)은 커패시터의 정전 용량을 감소시키게 되는 단점이 있다. 이러한 문제점을 개선하기 위해 TaO막 형성 전에 질소제 가스를 사용한 고온 내지 플라즈마 방식으로 하부 전극 표면을 질화(nitridation) 시켜 계면 산화막(41)을 억제시키는 것은 이미 알려진 사실이다. 또한 오존 처리 없이 고온의 산화열 처리만 형성시킬 경우에는 안정된 누설 전류를 얻을 수 없다는 것도 이미 알려진 사실이다. 이러한 관점에서 As 증착으로 비정질 상태의 TaO막의 오존 처리는 상당히 중요한 공정이다. 그러나 UV-O3처리는 일반적으로 300℃에서 장당 15분 이상의 시간이 요구됨으로서 처리량(THROUGH PUT)이 감소되는 문제점을 가지고 있다. 그리고 고유전막의 물리적인 두께(physical thickness)를 낮게 증착할 경우에는 계면 산화막의 증가로 박막화의 한계점에 대한 개선이 어려울 것이라 사료된다.
본 발명이 이루고자 하는 기술적 과제는, 일반적인 실리콘계 유전막(SiN, SiON, SiO2등) 및 Ta2O5막을 포함하는 메탈과 산소로 구성된 유전막을 형성한 후, 막내 결함 감소 및 집적도를 높이기 위한 후처리 공정을 개선시킴으로서 유전막의 신뢰성 및 수율을 향상시키는 데 있다.
제1a도 내지 제1d도는 기존의 Ta2O5고유전체 막질을 형성하여 커패시터를 제조하는 방법에 관한 도면.
제2a도 내지 제2b도는 TaO막을 두께별로 증착하여 오존처리와 건식산화 후 TaO/실리콘 계면에 형성되는 산화막의 열적 거동을 측정한 도표.
제3도는 실험계획법에 의한 오존처리 효과를 간접적으로 측정한 도표.
제4a도 내지 제4e도는 본 발명에 따른 커패시터 제조 방법에 관한 도면.
상기 과제를 달성하기 위한 본 발명은, 고 유전막 커패시터의 제조 방법에 있어서, 메탈과 산소로 구성된 유전막 후처리시 수율 향상을 위해, 유전막 두께가 다를 경우 오존 처리 효과 및 처리 조건도 조절되어야 하는 반도체 장치의 커패시터 제조 방법을 제공하는 것이다.
상기 오존 처리는 효과 측면에서 300℃ 처리보다 250℃ 이하와 350℃ 이상의 조건이 보다 효과가 높은 것과, 또한 오존량이 높을수록 TaO 유전막의 누설 전류가 향상된다.
상기 온존 처리는 단일의 메탈과 산화막으로 구성된 유전막에도 적용 가능하다.
상기 고 유전막 커패시터는 반도체 기판 위에 통상적인 방법으로 하부 전극을 형성하는 제1 단계; 상기 하부 전극의 제1 TaO층을 50 이하로 형성하는 제2 단계; 상기 제1 TaO층위에 O2, O3, N2O 등의 산소계 가스를 이용한 플라즈마 방식으로 표면 처리를하여 유전막내의 산소베이컨시를 제거하는 제3 단계; 제2 TaO층을 20 이상으로 증착하는 제4 단계; 수율을 최적화하기 위해 유전막 두께에 따라 오존처리시간 및 조건을 조절하여 처리하는 제5 단계; 드라이 O2, 습식 어닐(wet anneal), N2 어닐, 질소계 RTN 및 RTO을 하는 후속 열처리하는 제6 단계; 및 고유전체막 위에 상부 전극을 형성하여 커패시터를 완성하는 제7 단계를 포함 한다.
상기 제1 단계에서는, 하부 전극으로 단결정 실리콘, 폴리 실리콘, Mo, W, Ti, Ta, WSi, MOSi TiSi TaSi, TiN, Tan, Wn, MoN, 알루미늄, 알루미늄 베이스 합금(aluminum based alloy)중 어느 하나를 사용할 수 있다.
상기 제2 단계에서는, 플라즈마 처리(BOMBARDMENT) 효과에 의한 한계점이 약 50 부근으로서, 플라즈마 효과를 고려한 제1 TaO층의 두께를 50 이하로 증착한다.
상기 제3 단계 내지 제5 단계에서, 제1 TaO층은 오존처리, 5OÅ 이하의 제2 TaO층은 플라즈마 처릴를 할수도 있다.
상기 제4 단계에서는, 상기 제2 TaO층 대신에 메탈과 산소로 구성된 유전막은 TiO2, SnO2, ZrO2, HfO2, WO2, Al2O3, Cr2O3, Y2O3, La2O3, Bi2O3, Tb2O3, PbO, BaO, SnO, SrO, CaO, MnO, MgO 및 BST, PZT 등의 강유전체막을 사용할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
도 2a 내지 도 2b는 TaO막을 두께별로 증착하여 오존 처리와 건식산화후 TaO/Si 계면에 형성되는 산화막의 열적 거동을 FTIR측정을 통하여 본 도표이다.
도 2a는 Ta2O5의 박막 두께에 따른 계면 산화막의 증가율을 나타낸다.
도 2b는 UV-O3어닐링 시간에 따른 상대적인 세기(intensity)를 도시한 것으로, U1 피크에 대한 SiO2피크의 열처리 조건과 시간에 따른 상대적인 세기를 나타낸다.
도 3은 실험 계획법에 의한 오존 처리 효과를 간접적으로 측정한 데이타로서 단결정 실리콘 웨이퍼 위에 오존 공정 조건(온도, 압력, 오존량, 처리시간)에 따른 효과 차이를 산화막 두께 차이로 비교한 것이다. 구체적으로, 2 SL/min O2, 0.9 kgf/㎠에서의 열처리 온도와 시간에 따른 두께 변화이다.
상기 도 2 내지 도 3에서 알 수 있듯이 TaO 두께가 다를 경우 오존 처리 시간도 두께에 따라 조절되어져야 한다는 것을 알 수 있으며, 오존 효과 측면에서는 300℃ 처리보다 250℃ 이하의 조건과 350℃ 이상의 조건이 보다 효과가 높은 것을 알수 있고, 또한 오존량이 높을수록 처리 효과가 향상되는 것을 알 수 있다.
즉 300℃, O21.5 SLM(Standard Liter per Minute), 15분 처리조건 대비 250℃, O22.0 SLM, 5분 처리 조건과 효과 측면에서 대등함을 알 수 있다.
따라서 이러한 결과를 토대로 TaO막의 실제적인 두께가 40 이상일 경우 오존 처리는 350℃이상 조건에서 수율을 최적화할 수 있다.
도 4a 내지 도 4e는 상기 도 2내지 도 3의 실험을 토대로 한 본 발명에 따른 커패시터 제조 방법에 관한 도면들이다.
도 4a에서는, 반도체 기판(11)상에 통상적인 방법으로 하부 전극(13)을 형성하는 공정을 나타낸다.
도 4a에 있어서, 하부 전극(13)으로 단결정 실리콘, 폴리 실리콘, Mo, W, Ti, Ta, WSi, MOSi, TiSi, TaSi, TiN, Tan, Wn, MoN, 알루미늄, 알루미늄 베이스 합급(aluminum based alloy)등이 사용 가능하다.
도 4b는, 형성된 하부전극(13) 위에 제1 TaO층(22)을 50 이하로 형성하는 제2 공정을 나타낸다.
도 4b에서, 플라즈마의 처리(BOMBARDMENT)효과에 의한 한계점이 약 50 부근으로서, 플라즈마 효과를 고려하여 제1 TaO층(22)의 두께를 약 50 이하로 증착한다.
도 4c에서는, 형성된 제1 TaO(22) 위에 산소계 (O2, O3, N2O) 가스를 이용한 플라즈마 방식으로 표면 처리(32)를 하여 막 내의 산소 베이컨시를 제거하는 공정을 나타내었다.
도 4c 내지 도 4d에서, 제1 TaO층(22)은 오존처리, 제2 TaO층(32)은 플라즈마 처리 ( TaO 두께 ＜ 50 )의 각기 따른 처리 공정을 할 수 있는 것을 특징으로 한다.
도 4d에서는, 제2 TaO층(42)을 20 이상으로 증착하고, 커패시터의 유전체 막질의 신뢰성을 향상하기 위한 오존처리후 추가 열처리 공정(43)에 관한 도면을 나타내였다. 여기서 유전막 두께에 따라 수율을 최적화 하기 위해 오존 처리 시간을 달리할 수 있다. 도 2 내지 도 3의 실험에서 알 수 있듯이, TaO 두께가 다를 경우 오존 처리 시간도 두께에 따라 조절되어져야 하며, 오존 효과 측면에서는 300℃ 처리보다 250℃ 이하의 조건과 350℃ 이상의 조건이 보다 효과가 높은 것을 알 수 있고, 또한 오존량이 높을수록 처리 효과가 향상되는 것을 알 수 있다. 즉, 300℃, O21.5 SLM, 15분 처리조건대비 250℃, O22.0 SLM, 5분 처리 조건과 효과 측면에서 대등함을 알 수 있다. 따라서 이러한 결과를 토대로 TaO막의 실제적인 두께가 40 이상일 경우 오존 처리는 350℃ 이상 조건에서 수율을 최소화할 수 있다.
결국 본 발명은, TaO막을 두께별로 증착하여 오존 처리 및 건식 산화 후 TaO/실리콘 계면에 형성되는 산화막의 열적거동의 FTIR 측정과, 단결정 실리콘 웨이퍼 위에 오존공정 조건에 따른 산화막 두께 차이를 비교함으로서 실행할 수 있다.
도 4d를 참조하면, 두 번째 층(42)으로서 TaO 막 외에 TiO2, SnO2, ZrO2, HfO2, WO2, Al2O3, Cr2O3, Y2O3, La2O3, Bi2O3, Tb2O3, PbO, BaO, SnO, SrO, CaO, MnO, MgO 및 BST, PZT 등의 강유전체막도 증착 가능하다.
상기 후속 열처리(43)는 드라이 O2, 혹은 습식 어닐, 질소계(NH3, N2, N2O, 혼합), RTN, RTO 처리가 수행될 수 있으며, 이러한 후속 열처리(43)는 수율을 고려하지 않는다면 제1 TaO층(22)에도 적용 가능하다.
도 4e는, 열처리된 고유막질 위에 상부 전극(52)을 형성하여 커패시터를 완성하는 도면이다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.
따라서, 상술한 바와 같이 본 발명에 따르면, 일반적인 실리콘계 유전막(SiN, SiON, SiO2등) 및 Ta2O5막을 포함한 메탈과 산소로 구성된 유전막을 형성한 후, 막내 결함 감소 및 집적도를 높이기 위한 후처리 공정을 개선시킴으로서 유전막의 신뢰성 및 수율을 향상시킬 수 있다. 즉, 유전막 두께가 다를 경우 수율을 최적화하기 위해 유전막 두께에 따라 오존처리효과 및 처리 조건도 조절되어야 하고, TaO의 첫 번째 층은 오존 처리, TaO의 두 번째 층은 플라즈마 처리를 함으로서, 커패시터의 신뢰성을 높여줄 수 있다.
Claims (8)
- 고 유전막 커패시터의 제조 방법에 있어서, 메탈과 산소로 구성된 유전막 후처리시 수율 향상을 위해, 유전막 두께가 다를 경우 오존 처리 효과 및 처리 조건도 조절되어야 하는 것을 특징으로하는 반도체 장치의 커패시터 제조 방법.
- 제1항에 있어서, 상기 오존 처리는 효과 측면에서 300℃ 처리보다 250℃ 이하와 350℃ 이상의 조건이 보다 효과가 높은 것과, 또한 오존량이 높을수록 TaO 유전막의 누설 전류가 향상되는 것을 특징으로하는 반도체 장치의 커패시터 제조 방법.
- 제1항에 있어서, 상기 오존 처리는 단일의 메탈과 산화막으로 구성된 유전막에도 적용 가능한 것을 특징으로하는 반도체 장치의 커패시터 제조 방법.
- 제1항에 있어서, 상기 고 유전막 커패시터는 반도체 기판 위에 통상적인 방법으로 하부 전극을 형성하는 제1 단계; 상기 하부 전극 위에 제1 TaO층을 50 이하로 형성하는 제2 단계; 상기 제1 TaO층위에 O2, O3, N2O 등의 산소계 가스를 이용한 플라즈마 방식으로 표면 처리를하여 유전막내의 산소베이컨시를 제거하는 제3단계; 제2 TaO층을 20 이상으로 증착하는 제4 단계; 수율을 최적화하기 위해 유전막 두께에 따라 오존처리 시간 및 조건을 조절하여 처리하는 제5 단계; 드라이 O2, 습식 어닐(wet anneal), N2어닐, 질소계 RTN 및 RTO을 하는 후속 열처리하는 제6 단계; 및 고유전체막 위에 상부 전극을 형성하여 커패시터를 완성하는 제7단계를 포함하는 것을 특징으로하는 반도체 장치의 커패시터 제조 방법.
- 제4항에 있어서, 상기 제1 단계에서는, 하부 전극으로 단결정 실리콘, 폴리 실리콘, Mo, W, Ti, Ta, WSi, MOSi, TiSi, TaSi, TiN, Tan, Wn, MoN, 알루미늄, 알루미늄 베이스 합금(aluminum based alloy)중 어느하나를 사용할 수 있는 것을 특징으로하는 반도체 장치의 커패시터 제조 방법.
- 제4항에 있어서, 상기 제2 단계에서는, 플라즈마 처리(BOMBARDMENT) 효과에 의한 한계점이 약 50 부근으로서, 플라즈마 효과를 고려한 제1 TaO층의 두께를 50 이하로 증착하는 것을 특징으로하는 반도체 장치의 커패시터 제조 방법.
- 제4항에 있어서, 상기 제3 단계 내지 제5 단계에서, 제1 TaO층은 오존처리, 50 이하의 제2 TaO층은 플라즈마 처리를 할 수도 있는 것을 특징으로하는 반도체 장치의 커패시터 제조 방법.
- 제4항에 있어서, 상기 제4 단계에서는, 상기 제2 TaO층 대신에 메탈과 산소로 구성된 유전막은 TiO2, SnO2, ZrO2, HfO2, WO2, Al2O3, Cr2O3, Y2O3, La2O3, Bi2O3, Tb2O3, PbO, BaO, SnO, SrO, CaO, MnO, MgO 및 BST, PZT 등의 강유전체막을 사용할 수 있는 것을 특징으로하는 반도체 장치의 커패시터 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960031170A KR980012524A (ko) | 1996-07-29 | 1996-07-29 | 커패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960031170A KR980012524A (ko) | 1996-07-29 | 1996-07-29 | 커패시터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR980012524A true KR980012524A (ko) | 1998-04-30 |
Family
ID=66249966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960031170A KR980012524A (ko) | 1996-07-29 | 1996-07-29 | 커패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR980012524A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990055204A (ko) * | 1997-12-27 | 1999-07-15 | 김영환 | 반도체 장치의 캐패시터 형성 방법 |
| KR100355602B1 (ko) * | 1998-12-30 | 2002-12-28 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100444305B1 (ko) * | 2001-12-26 | 2004-08-16 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100555494B1 (ko) * | 2000-02-21 | 2006-03-03 | 삼성전자주식회사 | 오존 어닐링 공정을 이용한 반도체 장치의 커패시터제조방법 |
-
1996
- 1996-07-29 KR KR1019960031170A patent/KR980012524A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990055204A (ko) * | 1997-12-27 | 1999-07-15 | 김영환 | 반도체 장치의 캐패시터 형성 방법 |
| KR100355602B1 (ko) * | 1998-12-30 | 2002-12-28 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100555494B1 (ko) * | 2000-02-21 | 2006-03-03 | 삼성전자주식회사 | 오존 어닐링 공정을 이용한 반도체 장치의 커패시터제조방법 |
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