KR100355602B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 저장전극 콘택홀을 통하여 반도체 기판상에 접속되는 저장전극을 형성하고 그 표면상부를 질화처리하여 표면에 유전율을 저하시키는 산화막의 형성을 방지한 다음, 그 상부에 구조적으로 안정된 정방정계의 격자구조를 가지며 누설전류특성이 우수하고 절연파괴전압이 우수한 (Ta2O5)1-X-(TiO2)X박막을 유전체막으로 형성하고 상기 유전체막 상부에 플레이트전극을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{METHOD FOR MANUFACTURING CAPACITOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 기존의 탄탈륨 산화막(Ta2O5) 보다 유전율이 우수한 물질로 유전체막을 형성함으로써 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다. 더욱이, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, (εo×εr×A) / T (단, εo는 진공유전율, εr은 유전막의 유전율, A는 캐패시터의 면적 그리고 T는 유전막의 두께)로 표시되는 캐패시터의 정전용량 C를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하고 있다.
도 1은 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, Ta2O5박막을 유전체막으로 사용한 것을 도시한 것이다.
먼저, 반도체기판(31) 상부에 하부절연층(33)을 형성한다. 이때, 상기 하부절연층(33)은 소자분리절연막, 게이트산화막, 게이트전극(도시안됨) 또는 비트라인(도시안됨)이 형성하고, 비.피.에스.지. (BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함) 와 같이 플로우가 잘되는 절연물질로 형성한다.
그 다음에, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판의 예정된 부분, 즉 불순물 확산영역을 노출시키는 콘택홀(35)을 형성한다.
그리고, 상기 콘택홀(35)을 통하여 상기 반도체기판의 예정된 부분에 접속되는 제1다결정실리콘막(37)을 소정두께 형성하고 이를 패터닝하여 저장전극을 형성한다.
그리고, 전체표면상부에 표면질화막(39)을 형성한다. 이때, 상기 표면질화막(39)은 표면에 산화막이 유발되는 현상을 방지하기 위한 것이다.
그 다음에, 상기 표면질화막(39) 상부에 Ta2O5박막(41)을 유전체막으로 형성한다.
그리고, 상기 유전체막 표면에 TiN 박막(43)과 플레이트전극인 제2다결정실리콘막(45)을 형성한다.
여기서, 상기 유전체막인 Ta2O5박막(41)은 PECVD(Plasma Enchanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 증착한다. 최근에는 단차피복비가 우수한 LPCVD 방법을 주로 사용한다.
그러나, 상기 Ta2O5박막(41)은 불안정한 화학양론비를 가지고 있기 때문에 Ta 와 O의 조성비 차이에 기인한 치환형 Ta 원자가 박막 내에 존재할 수 밖에 없게된다.
그리고, 박막 형상시 Ta2O5박막의 전구체인 Ta(OC2H5)5의 유기물과 O2또는 N2O 가스의 반응으로 인해서 불순물인 탄소원자와 탄소화합물 및 물이 공존한다.
결국, Ta2O5박막(41) 내에 불순물로 존재하는 탄소원자, 이온,래디칼(radical)로 인하여 캐패시터의 누설전류가 증가하게 되고, 유전특성이 열화되는 문제점을 내포하고 있어 사실상 Ta2O5박막을 사용하는 캐패시터를 적용하는데 큰 문제점이 있다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여, 유전체막인 Ta2O5박막의 증착공정시 Ti를 첨가시켜 유전상수값이 크고 구조적으로 안정된 (Ta2O5)1-X-(TiO2)X박막과 같은 삼성분계 복합체를 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.
*도면의 주요주분에 대한 부호의 설명*
11,31 : 반도체기판 13,33 : 하부절연층
15,35 : 콘택홀 17,37 : 제1다결정실리콘막
19,39 : 표면질화막 21 : (Ta2O5)1-X-(TiO2)X박막
23,43 : TiN 박막 25,45 : 제2다결정실리콘막
41 : Ta2O5박막
상기 목적 달성을 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 반도체기판의 예정된 부분에 접속되는 제1도전체로 저장전극을 형성하는 단계와, 저장전극 표면에 표면질화막을 형성하는 단계와, 표면질화막 상부에 (Ta2O5)1-X-(TiO2)X박막으로 유전체막을 형성하는 단계와, (Ta2O5)1-X-(TiO2)X박막 상부에 TiN과 제2도전체의 적층구조로 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른면, LPCVD 방법을 이용하여 비정질 탄탈륨 산화막을 증착할 때 기존의 방법과 갈이 Ti 성분을 첨가하여 유전율이 큰 (Ta2O5)1-X-(TiO2)X(0≤x≤0.5)박막을 표면 화학반응을 통하여 얻을 수 있도록 하는 것이다. 여기서, (Ta2O5)1-X-(TiO2)X박막은 결합구조상 정방정계(tetragonal system)의 TiO2가 박막 내에서 탄탈륨산화막과 공유결합되어 있으므로 일반 탄탈륨산화막에 비하여 상대적으로 안정하다.
한편, 탄탈륨산화막 자체의 불안정한 조성에 기인해 (Ta2O5)1-X-(TiO2)X박막 내에는 산소공공(oxygen vacancy) 상태의 치환형 Ta원자가 부분적으로 존재할 수 있다. 그러나, 이같은 (Ta2O5)1-X-(TiO2)X박막의 산소공공의 수는 TiO2성분의 함량과 결합정도에 따라 다소의 차이는 있을 수 있지만 순수한 탄탈륨산화막으로 존재할때보다 훨씬 작아지게 된다. 따라서, (Ta2O5)1-X-(TiO2)X박막을 사용하는 캐패시터를 형성했을 때 누설전류의 수준이 탄탈륨산화막을 사용하는 캐패시터에 비하여 상대적으로 낮아지게 된다.
그리고, (Ta2O5)1-X-(TiO2)X박막을 형성함에 있어서, 비정질 (Ta2O5)1-X-(TiO2)X박막을 증착하고 이를 인시튜(in-situ) 나 엑시튜(ex-situ)로 플라즈마 어닐링하거나 UV 오존 어닐링공정으로 저온 열처리함으로써 보다 효과적으로 치환형 Ta원자가 산화되어 탄탈륨산화막의 불안정한 화학양혼비가 안정화되고, 미반응 탄소와 같은 불순물의 영향이 최소화되어 누설전류 및 절연파괴전압과 같은 전기적 특성이 보다 우수해짐으로써 탄탈륨산화막보다 좋은 양질의 유전체막을 얻을 수 있다.
또한, 상기 (Ta2O5)1-X-(TiO2)X박막의 표면에 TiN 박막을 증착함으로써 저장전극인 다결정실리콘막의 실리콘이 (Ta2O5)1-X-(TiO2)X박막을 통하여 TiN 박막과 반응하여 결합력을 강화시킴으로씨 티타늄 실리사이드의 발생을 방지하여 계면특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 도면에 도시하지는 않았지만 소자분리절연막, 게이트산화막, 게이트전극 또는 비트라인 등의 반도체 소자를 포함하는 반도체 기판(11) 상부에 BPSG를 증착하여 하부절연층(13)을 형성한다.
그 다음에, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판의 예정된 부분, 즉 불순물 확산영역을 노출시키는 저장전극 콘택홀(15)을 형성한다.
그리고, 상기 콘택홀(15)을 통하여 상기 반도체기판의 예정된 부분에 접속되는 제1다결정실리콘막(17)을 소정두께 형성한다.
그 다음에, 상기 제1다결정실리콘막(17) 상부 표면을 질화시켜 표면질화막(19)을 형성함으로써 후속공정으로 형성된 (Ta2O5)1-X-(TiO2)X박막 내에 잔존할 수 있는 탄소, 수분 등의 불순물을 제거하거나 비정질 박막을 결정화시키기 위한 어닐링 공정시 저유전층인 산화막, 즉 자연산화막이 유발되는 현상을 방지한다.
이때, 상기 표면질화막(19)은 인시튜 공정으로 200∼600℃의 온도에서 플라즈마를 이용하여 질소가 함유된 가스 분위기, NH3, N2/O2또는 N2O 분위기에서 표면을 질화시켜 형성하거나, 인시튜로 750∼950℃의 온도, 암모니아가스분위기에서 1∼30 분 동안 RTN (rapid thermal nitrridation) 처리하여 형성한다.
그리고, 상기 표면질화막(19)은 300∼700℃ 온도의 저온에서 엑시튜 (ex-situ)로 암모니아가스 분위기의 플라즈마처리나 RTN처리하여 형성할 수도 있다.
그 다음에, 상기 표면질화막(19) 상부에 표면화학반응 (surface chemical reaction) 을 이용하여 비정질 형태의 (Ta2O5)1-X-(TiO2)X박막(21)을 형성한다. 이때, 상기 (Ta2O5)1-X-(TiO2)X박막(21)은 초기에 비정질상태로 형성된다.
그리고, 상기 (Ta2O5)1-X-(TiO2)X박막(21)은 300∼600℃ 온도의 LPCVD 반응챔버에서 기상반응 (gas phase reaction) 을 억제하면서 비정질 (Ta2O5)1-X-(TiO2)X박막을 다음과 같은 화학증기를 사용하여 원하는 두께만큼 형성한다.
여기서, 상기 화학증기는 Ta 성분의 화학증기와 Ti 성분의 화학증기가 사용되며, 상기 Ta 성분의 화학증기는 MFC(mass flow controller)와 같은 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 Ta(OC2H5)5(탄탈륨에틸레이트, tantalume ethylate) 용액을 140∼200℃ 의 온도에서 증발시켜 얻는다.
그리고, 상기 Ti 성분의 화학증기는 Ti[OCH(CH3)2]4(titanium isopropylate)와 같은 Ti 화합물을 유량조절기를 통해 증발기로 공급한 다음, 일정량을 200∼300℃ 온도에서 증발시켜 얻는다. 또한, 상기 Ti 성분의 화학증기를 형성하기 위하여 TiCl4, TDMAT(tetrakis-dimathylamido-Ti), TDEAT(tetrakis-diethylamino-Ti), TTIP(tetra-iso-propoxide-Ti) 등의 전구체를 이용할 수도 있다.
상기와 같이 얻어진 화학증기를 Ti/Ta = 0.01∼1.0의 몰비로 반응가스인 과잉 산소가스와 함께 LPCVD 침버 내에서 표면반응시키면 비정질 상태의 (Ta2O5)1-X-(TiO2)X박막(21)을 얻을 수 있다.
그 다음에, 상기 비정질의 (Ta2O5)1-X-(TiO2)X박막을 300∼600℃ 온도에서 플라즈마나 UV 오존을 이용하여 저온 열처리하거나, 인시튜로 N2O 또는 산소 플라즈마를 이용하여 저온 열처리하여 박막 내부에 존재하는 치환형 Ta 원자 및 탄소성분을 효곽적으로 산화시키고 결합력을 강화시켜 Ta2O5의 불안정한 화학양론지를 안정화시킬 수 있다.
그 다음에, 상기 750∼950℃ 정도의 온도, N2O 또는 산소가스 분위기의 전기로 (furnace) 에서 10∼60 분 동안 어닐링시켜 결정화함으로써 유전율을 향상시킨다.
그리고, 상기 (Ta2O5)1-X-(TiO2)X박막(21) 상부에 TiN 박막(23)과 제2다결정실리콘막을 적층하여 플레이트전극을 형성함으로써 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.
한편, 상기한 본 발명은 저장전극의 형상에 관계없이 적용할 수 있다.
그리고, 상기 비정질의 (Ta2O5)1-X-(TiO2)X박막을 1차증착하고 인시튜로 N2O 또는 산소 플라즈마를 이용하여 제1 저온 열처리한 다음, 상기 비정질의 (Ta2O5)1-X-(TiO2)X박막을 제2차 증착하고 제2 저온 열처리하는 다단계의 증착공정으로 (Ta2O5)1-X-(TiO2)X박막을 형성할 수도 있다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, Ta2O5의 증착공정시 Ti를 참가함으로써 구조적으로 안정된 정방정계의 격자구조를 가지며 유전율이 증가되며, 접합누설전류가 낮으며 절연파괴전압이 높은 장점으로 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (17)

  1. 반도체기판의 예정된 부분에 접속되는 제1도전체로 저장전극을 형성하는 단계;
    상기 저장전극 표면에 표면질화막을 형성하는 단계;
    상기 표면질화막 상부에 (Ta2O5)1-X-(TiO2)X(0≤x≤0.5) 박막으로 유전체막을 형성하는 단계; 및
    상기 (Ta2O5)1-X-(TiO2)X(0≤x≤0.5) 박막 상부에 TiN 과 제2도전체의 적층구조로 플레이트전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 제1도전체와 제2도전체는 다결정실리콘이나 폴리사이드 또는 이와 유사한 도전특성을 갖는 물질로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 표면질화막은 인시튜 공정으로 200∼600℃의 온도에서 플라즈마를 이용하여 질소가 함유된 가스 분위기인 NH3, N2/O2또는 N2O 분위기에서 표면을 질화시켜형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 표면질화막은 인시튜로 750∼950℃의 온도, 암모니아가스분위기에서 1∼30 분 동안 RTN 처리하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 표면질화막은 300∼700℃ 온도에서 엑시튜로 암모니아가스 분위기의 플라즈마처리공정이나 RTN 처리공정으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 (Ta2O5)1-X-(TiO2)X박막은 표면화학반응을 이용하여 비정질 (Ta2O5)1-X-(TiO2)X박막을 형성하고 후속공정으로 결정화시켜 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  7. 제 6 항에 있어서,
    상기 표면화학반응은, 300∼600℃ 온도의 LPCVD 반응챔버에서 기상반응을 억제하면서 Ta 성분의 화학증기와 Ti 성분의 화학증기를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  8. 제 7 항에 있어서,
    상기 Ta 성분의 화학증기는 MFC와 같은 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 Ta(OC2H5)5용액을 140∼200℃의 온도에서 증발시켜 사용하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  9. 제 7 항에 있어서,
    상기 Ti 성분의 화학증기는 Ti[OCH(CH3)2]4와 같은 Ti 화합물을 유량조절기를 통해 증발기로 공급한 다음, 200∼300℃ 온도에서 증발시켜 사용하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  10. 제 7 항에 있어서,
    상기 Ti 성분의 화학증기는, TiCl4, TDMAT, TDEAT, TTIP 등의 전구체를 이용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  11. 제 7 항에 있어서,
    상기 표면화학반응은, Ti/Ta = 0.01∼1.0 의 몰비로 반응가스인 과잉 산소가스와 함께 LPCVD 챔버 내에서 표면반응시킴으로써 비정질의 (Ta2O5)1-X-(TiO2)X박막을 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  12. 제 7 항에 있어서,
    상기 표면화학반응은, Ta 및 Ti 전구체를 NH3또는 N2/H2와 함께 반응시켜 (Ta2O5)1-X-(TiO2)X박막 내의 산소공공을 제거하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  13. 제 6 항에 있어서,
    상기 비정질의 (Ta2O5)1-X-(TiO2)X박막을 300∼600℃ 온도에서 플라즈마나 UV 오존을 이용하여 저온 열처리하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  14. 제 6 항에 있어서,
    상기 비정질의 (Ta2O5)1-X-(TiO2)X박막을 인시튜로 N2O 또는 산소 플라즈마를 이용하여 저온 열처리하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  15. 제 6 항에 있어서,
    상기 (Ta2O5)1-X-(TiO2)X박막의 결정화공정은 750∼950℃ 온도, N2O 또는 산소가스 분위기의 전기로에서 10∼60 분 동안 어닐링시켜 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  16. 제 6 항에 있어서,
    상기 비정질의 (Ta2O5)1-X-(TiO2)X박막을 1차증착하고 인시튜로 N2O 또는 산소플라즈마를 이용하여 제1 저온 열처리한 다음, 상기 비정질의 (Ta2O5)1-X-(TiO2)X박막을 제2차 증착하고 제2 저온 열처리하는 다단계의 증착공정으로 (Ta2O5)1-X-(TiO2)X박막을 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  17. 제 16 항에 있어서, 상기 (Ta2O5)1-X-(TiO2)X박막은 750∼950℃ 온도, N2O 또는 산소가스 분위기의 전기로에서 10∼60 분 동안 어닐링시킴으로써 결정화되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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