KR100881737B1 - 반도체 장치의 캐패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 고유전율을 가지면서 누설전류특성이 향상된 반도체 장치의 캐패시터 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 하부전극용 도전성막을 형성하는 단계; 상기 하부전극용 도전성막 상에 제1 유전체 박막으로 하프늄산화막을 형성하는 단계; 상기 하프늄산화막상에 제2 유전체 박막으로 리튬탄탈늄산화막을 형성하는 단계; 및 상기 제2 유전체 박막상에 상부전극용 도전성막을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
반도체, 캐패시터, 유전체 박막, 계면특성, 질화막, 산화막.
Description
도1a 및 도1b는 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.
도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 활성영역
22 : 콘택플러그
23 : 층간절연막
24 : 캐패시터 형성용 절연막
25 : 캐패시터 형성용 홀
26 : 하부전극
27 : 질화막
28 : HfO2
29 : LixTa1-xO3
30 : 상부전극
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 장치의 캐패시터 및 그 제조방법에 관한 것이다.
반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 콘케이브(concave) 구조, 실린더(sylinder) 구조, 다층 핀(fin) 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.
그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.
따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 캐패시터가 주류를 이루었으나, 최근에는 Al2O3, Ta2O5등의 고유전체 물질을 유전체박막 재료로 적용하고 하는 MIS(Metal-Insulator-Poly Si) 또는 MiM(Metal-Insulator-Metal) 구조의 캐패시터를 주로 사용하고 있다.
도1a 및 도1b는 종래기술에 의한 반도체 장치의 실린더형 캐패시터 제조방법 을 나타낸 공정단면도이다.
먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다.
이어서 캐패시터 형성용 절연막(14)을 형성하고 콘택플러그(13)가 노출되도록 캐패시터 형성용 절연막(14)을 선택적으로 식각하여 캐패시터 형성용 홀(15)을 만든다.
이어서 도1b에 도시된 바와 같이, 캐패시터 형성용 홀내에 하부전극(16)를 형성하고, 그 상부에 유전체 박막(17)을 형성한다. 이어서 유전체 박막(18) 상에 상부전극을 형성한다.
반도체 장치가 점점더 고집적화 되면서 일정한 캐패시터를 형성하는 면적은 점점 줄어들고 있으나, 소프트에러의 발생과 리프레쉬 시간등 안정적인 동작 측면에서는 일정한 캐패시턴스(25fF/cell)가 캐패시터에 요구되고 있다. 따라서 제한된 면적에서 일정한 캐패시턴스를 확보하기 위해 캐패시터를 전술한 바와 같이 3차원 형태로 형성하고 있다.
그러나, 256Mbyte 이상의 고집적 반도체 메모리 장치에서는 캐패시터를 3차원으로 형성하는 것으로는 부족하고, 유전체박막을 고유전율을 가지는 물질로 사용해야 요구되는 캐패시턴스를 제한된 면적에서 확보할 수 있다.
고유전율을 가지는 유전체로는 Ta2O5막이 본격적으로 개발되고 있다.
Ta2O5막은 고집적 반도체장치에서 요구되는 고유전율(ε=25)을 가지고 있으나, 불안정한 화학양론비를 갖고 있기 때문에 Ta와 O의 조성비 차이에 기인한 치환형 Ta원자가 박막내에 존재할 수 밖에 없게 된다. 그리고 박막형성시 Ta2O5막의 전구체인 Ta(OC2H5)5의 유기물과 O2 또는 N2O 가스의 반응으로 인해 불순물인 탄소원자와 탄소화합물(C,CH4, C2H4) 및 수분등으로 인해 Ta2O5
막에 불순물이 형성되고, Ta2O5박막내에 불순물로 인해 누선전류특성이 열화되는 문제점을 가지고 있다.
본 발명은 고유전율을 가지면서 누설전류특성이 향상된 반도체 장치의 캐패시터 및 그 제조방법을 제공함을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명은 하부전극용 도전성막을 형성하는 단계; 상기 하부전극용 도전성막 상에 제1 유전체 박막으로 하프늄산화막을 형성하는 단계; 상기 하프늄산화막상에 제2 유전체 박막으로 리튬탄탈늄산화막을 형성하는 단계; 및 상기 제2 유전체 박막상에 상부전극용 도전성막을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
또한 본 발명은 하부전극; 하부전극상에 구비된 하프늄산화막; 상기 하프늄산화막상에 구비된 리튬탄탈늄산화막; 및 상기 리튬탄탈늄산화막상에 구비된 상부전극을 구비하는 반도체 장치의 캐패시터를 제공한다.
본 발명은 반도체 장치의 캐패시터의 유전체박막으로 1차적으로 에너지 밴드갭(bandgap =5.65eV)이 Ta2O5막보다 클뿐만 아니라 내산화성이 강한 HfO2 유전막을 형성하고, 그 상부에 2차적으로 구조적으로 안정된 페롭스카이트 구조를 가고 있는 LixTa1-xO3(ε= 43 ~ 54) 박막을 적층한 이중 유전막 구조를 형성함으로서, 높은 캐패시턴스를 가지면서 누설전류 특성이 향상된 캐패시터를 제조할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2e는 본 발명에 의한 바람직한 실시예에 따른 반도체장치의 캐패시터 제조방법을 나타내는 도면이다.
도2a에 도시된 바와 같이, 활성영역(21)이 형성된 반도체기판(20)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체기판(20)의 활성영역(21)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(23)를 형성한다. 층간절연막(22)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.
이어서 캐패시터 형성용 절연막(24)을 형성하고 콘택플러그(23)가 노출되도록 캐패시터 형성용 절연막(24)을 선택적으로 식각하여 캐패시터 형성용 홀(25)을 만든다.
이어서 도2b에 도시된 바와 같이, 캐패시터 형성용 홀의 내부에 도전성막으로 하부전극(26)을 200 ~ 500Å 범위에서 형성한다. 하부전극(26)은 도전성 실리콘막이나 이리듐(Ir), 루세늄(Ru), 이리듐옥사이드(IrO2), 루세늄옥사이드(RuO2), 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 텅스텐(W), 텅스텐질화막(WN)등을 사용하여 LP-CVD(Low pressure-chemical vapor deposition) 형성한다.
이어서 인시츄(in-situ) 또는 익스시츄(ex-situ)에서 HF 증기(vapor) 또는 HF 용액(H2O2와 초순수가 첨가된 희석 용액)등을 사용하여 자연산화막을 제거한다. 여기서 HF 화합물을 사용하는 대신 NH4OH 용액(2O2와 초순수가 첨가된 희석 용액) 또는 H2SO4 용액(2O2와 초순수가 첨가된 희석 용액)등을 사용하여 계면에 생성된 자연산화막을 제거할 수도 있다.
이어서 도2c에 도시된 바와 같이, 하부전극이 도전성 실리콘막인 경우에는 표면을 질화(27)처리한다. 여기서의 질화처리공정은 인시츄 또는 익스시추 방식으 로 750 ~ 950℃에서 NH3분위기하에서 30초 ~ 120초동안 급속열처리 공정을 진행하거나, 플라즈마를 이용하여 300 ~ 500 ℃ NH3 분위기 하에서 어닐링공정으로 진행한다. 여기서의 질화처리는 후속 고온 열공정에서 하부전극과 유전체박막사이의 계면에 낮은 캐패시턴스를 가지는 산화막이 생성되는 것을 막아주기 위한 것이다.
이어서 도2d에 도시된 바와 같이, LP-CVD 또는 원자층증착법등을 통해 1차 유전막으로 비정질 HfO2박막(28)을 10 ~ 20Å 정도로 형성한다. 여기서 소스가스는 C16H36HfO4를 사용하거나 Hf을 함유한 기타 유기금속 화합물을전구체로 사용하고, 반응가스(reactant gas)는 O2 또는 O3를 사용한다. 이어서 급속열처리공정을 이용하여 800 ~ 900℃의 N2, O2, 또는 N2O 분위기에서 30초 ~ 120초 정도 어닐링(annealing)시켜 HfO2박막(28)를 결정화시킨다.
이어서, 1차 유전막 상부에 비정질 LixTa1-xO3박막(29)을 30 ~ 100Å(바람직하게는 50 ~ 80Å)형성한다. 여기서 비정질 LixTa1-xO3박막(29)은 300 ~ 600℃의 온도범위에서, LPCVD방법을 이용하여 0.1 ~ 100 Torr에서 기상반응(gas phase reaction)을 억제시키면서 형성하고, 또한 Li/Ta 몰조성비는 0.2 ~ 0.8이 되도록 한다. 전구체로는 Ta(OC2H5) 또는 Ta(N(CH3)2)5와 같은 유기금속 화합물을 전구체로 사용한다.
Ta성분의 화학증기는 MFC(Mass Flow Controller)와 같은 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 Ta(OC2H5)5 용액을 150 ~ 200℃ 온도범위내에서 증발시켜 얻고, Li성분의 화학증기는 C2H3LiO2,LiOH,Li2O등과 같은 Li화합물을 에탄올 또는 부탄올과 같은 알코올이나 증퓨수에 녹인 포화용액 또는 과포화 용액을 유량조절기를 통해 증발기(또는 증발관)로 공급한 다음 일정량을 100 ~ 400℃온도범위에서 증발시켜 얻는다. 전술한 바와 같이 얻어진 화학증기를 Ta/Li=0.1 ~ 10 몰비로 반응가스인 과잉(excess) O2가스와 함게 화학기상증착법 또는 원자층 증착법내에서 표면화학반응을 유도하여 비정질 LixTa1-xO3박막(29) 증착한다.
LixTa1-xO3박막(29)는 저압 화학기상증착용 Ta성분의 화학증기를 Ta(OC2H5)와 같은 금속유기화합물 용액을 MFC와 같은 유량조절기를 정량 공급한 후, 150 ~ 200℃ 온도범위내에서 정온으로 유지되고 있는 증발기 또는 증발관에서 증발시킨 다음 응축을 방지하기 위해 150℃ 이상되는 공급관을 따라 0.1 ~ 5Torr이하의 화학기상증착 챔버내로 주입하여 증팍한다.
이어서 비정질 LixTa1-xO3박막(29)은 800 ~ 900℃의 N2, O2, 또는 N2O 분위기에서 30초 ~ 120초 정도 아닐링시켜 결정화를 유도하여 LixTa1-xO3박막(29)를 결정화시키거나, 600 ~ 800℃범위에서 N2O 또는 O2 분위기에서 로(furnace) 열처리를 이용하여 결정화시킨다.
이어서 도2e에 도시된 바와 같이, 도전성막으로 상부전극(30)을 형성한다.
상부전극은 도전성 실리콘막이나 이리듐, 루세늄, 이리듐옥사이드, 루세늄옥 사이드, 티타늄질화막, 텅스텐, 텅스텐질화막, 백금, 탄탈늄질화막등을 사용하여 형성한다. 상부전극을 형성할 때에는 화학기상증착법, 원자층증착법, 플라즈마-인앤스드 화학기상증착법 또는 RF 마그네틱 스퍼터링법(magnetic sputtering)을 이용하여 형성한다.
본 발명에 의해 하부전극인 실리콘계면상에서 열역학적으로 안정하고, 밴드갭에너지(bandgqp=5.65eV)가 크고, 내산화성에 강한 HfO2유전막을 1차 유전막으로 하고, 2차유전막으로는 유전율이 높고, 구조적으로 안정된 페롭스카이트 구조를 하고 있는 LixTa1-xO3박막을 적층한 이중 유전막 구조를 유전체 박막으로 형성하게 되면, 누설전류특성은 향상되면서 높은 캐패시턴스를 얻는 캐패시터를 제조할 수 있다.
또한 HfO2박막/LixTa1-xO3박막으로 유전체를 형성하게되면 유전특성이 향상되는 효과와 더불어 열적 또는 전기적 강도가 강해지기 때문에 높은 항복전압을 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대 본 실시예에서는 3차원 콘케이브형 캐패시터에 대해 설명하였으나 본 발명을 3차원 실린더형 캐패시터나 3차원 실린더형 캐패시터에 적용가능하다.
본 발명에 의해 누설전류특성이 향상되고, 높은 캐패시턴스를 얻는 캐패시터를 제조할 수 있어, 고집적된 반도체 장치를 안정적으로 제조할 수 있다.
Claims (9)
- 하부전극용 도전성막을 형성하는 단계;상기 하부전극용 도전성막 상에 제1 유전체 박막으로 하프늄산화막을 형성하는 단계;상기 하프늄산화막상에 제2 유전체 박막으로 리튬탄탈늄산화막을 형성하는 단계; 및상기 제2 유전체 박막상에 상부전극용 도전성막을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 하프늄산화막을 형성하는 단계는,비정질 하프늄산화막을 형성하는 단계; 및제1 열처리 공정을 통해 상기 비정질 하프늄산화막을 결정화시키는 단계를 포함하는 것을 특징으로 하는 반도제 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제1 열처리 공정는N2, O2 또는 N2O 중에서 선택된 하나의 분위기에서, 800 ~ 900℃온도범위와 30 ~ 120초범위로 공정을 진행하는 것을 특징으로 하는 반도제 장치의 캐패시터 제조방법.
- 제 2 항에 있어서,상기 리튬탄탈늄산화막을 형성하는 단계는,비정질 리튬탄탈늄산화막을 형성하는 단계; 및제2 열처리 공정을 통해 상기 비정질 리튬탄탈늄산화막을 결정화시키는 단계를 포함하는 것을 특징으로 하는 반도제 장치의 캐패시터 제조방법.
- 제 4 항에 있어서,상기 제2 열처리 공정은,N2, O2 또는 N2O 중에서 선택된 하나의 분위기에서, 800 ~ 900℃온도범위와 30 ~ 120초범위로 공정을 진행하는 것을 특징으로 하는 반도제 장치의 캐패시터 제조방법.
- 제 5 항에 있어서,상기 비정질 리튬탄탈늄산화막은300 ~ 600℃범위의 온도에서 증착하는 것을 특징으로 하는 반도제 장치의 캐패시터 제조방법.
- 제 6 에 있어서,상기 하프늄산화막의 두께는 10 ~20 Å 범위로 형성하는 것을 특징으로 하는 반도제 장치의 캐패시터 제조방법.
- 제 7 항에 있어서,상기 리튬탄탈늄산화막의 두께는 30 ~ 100 Å 범위로 형성하는 것을 특징으로 하는 반도제 장치의 캐패시터 제조방법.
- 하부전극;하부전극상에 구비된 하프늄산화막;상기 하프늄산화막상에 구비된 리튬탄탈늄산화막; 및상기 리튬탄탈늄산화막상에 구비된 상부전극을 구비하는 반도체 장치의 캐패시터.
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