KR100359860B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 비정질 Ta2O5(amorphous Ta2O5)를 LPCVD 법을 이용하여 증착할 때 종래의 방법과는 달리 알루미늄 성분을 첨가하여 Ta2O5보다 유전상수 값이 크고 구조적으로 안정된 Ta2O5-Al2O3와 같은 물질을 얻어 유전체 박막으로 사용함으로써 보다 큰 충전용량을 구비할 수 있는 기술이다.

Description

반도체 소자의 캐패시터 형성방법
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히 고유전체 물질인 Ta2O5증착시 알루미늄 성분을 첨가시켜 Ta2O5보다 유전상수 값이 크고 구조적으로 안정된 Ta2O5-Al2O3와 같은 물질을 유전체 박막으로 사용함으로써 보다 큰 충전용량을 구비할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
도 1 은 종래의 기술에 따른 유전체 박막으로 Ta2O5박막을 사용한 반도체 캐패시터의 일예를 도시한 단면도이다.
도 1에 도시된 바와 같이, 반도체 디램 소자에 사용되는 Ta2O5캐패시터를 제조하는 종래의 방법은 다음과 같다.
우선, 반도체 기판에 전하저장전극(Storage Node)인 하부전극(Bottom electrode)(5)으로 도프드 폴리실리콘(Doped Polysilicon)을 사용하고, 상기 폴리실리콘층(5)의 상부에 유전체막으로서 Ta2O5박막(9)을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure CVD) 법을 이용하여 증착한다. 또한 상부전극(Plate Electrode)(11,13)은 TiN을 사용하거나 폴리실리콘을 함께 적층하여 디램용 캐패시터를 형성한다.
하지만, 최근에는 유전체박막 공정시 Ta2O5박막의 질이 우수한 PECVD 법과 상대적으로 박막의 질은 떨어지지만 스텝 커버리지(Step Coverage)가 우수한 LPCVD 법을 주로 이용하여 Ta2O5박막을 증착하고 있다.
그러나 Ta2O5박막(9)은 일반적으로 불안정한 화학양론비(Stoichiometry)를 갖고 있기 때문에 Ta 와 O의 조성비 차이에 기인한 치환형 Ta 원자(vacancy atom)가 박막내에 존재할 수밖에 없게 된다. 그리고 박막 형성시 Ta2O5의 전구체(precusor)인 Ta(OC2H5)5의 유기물과 O2(또는 N2O) 가스의 반응으로 인해서 불순물인 탄소원자와 탄소 화합물(C, CH4) 및 물(H2O)도 함께 존재하게 된다.
한편, 도 2 는 도 1 에서 사용된 Ta2O5박막의 내부 화학적 구성 및 성질을 나타내기 위한 개략도이다.
상기 도시된 Ta2O5박막(9)은 도면에서 볼 수 있듯이, 불안정한 화학양론비를 갖고 있기 때문에 TaXOY와 같은 상태로 존재하면서 Ta 와 O 의 조성비 차이에 기인하여 치환형 Ta 원자가 발생하게 되고, Ta2O5의 전구체인 Ta(OC2H5)5의 유기물과 O2(또는 N2O) 가스의 반응으로 인해서 불순물인 탄소원자와 탄소 화합물(C, CH4등) 및 수분도 잔존하게 된다.
결국 Ta2O5박막내에 불순물로 존재하는 탄소원자, 이온과 라디칼(radical)로 인해서 캐패시터의 누설전류(leakage current)가 증가하게 되고, 유전특성(dielectric characterictic)이 열화되는 문제를 내포하고 있어 사실상 Ta2O5캐패시터를 양산용 디램 소자에 적용하는 데 큰 제약을 받는 문제점이 있다.
본 발명의 목적은 상기한 종래의 문제점을 해결하기 위하여 비정질 Ta2O5(amorphous Ta2O5)를 LPCVD 법을 이용하여 증착할 때 종래의 방법과는 달리 알루미늄 성분을 첨가하여 Ta2O5보다 유전상수 값이 크고 구조적으로 안정된 Ta2O5-Al2O3와 같은 물질을 얻어 유전체 박막으로 사용함으로써 보다 큰 충전용량을 구비할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 있다.
도 1 은 종래의 기술에 따른 유전체 박막으로 Ta2O5박막을 사용한 반도체 캐패시터의 일예를 도시한 단면도,
도 2 는 도 1 에서 사용된 Ta2O5박막의 내부 화학적 구성 및 성질을 나타내기 위한 개략도,
도 3 은 본 발명의 방법에 따라 전하저장전극의 하부전극인 폴리실리콘층 상부에 Ta2O5-Al2O3박막을 형성하는 상태를 도시한 단면도,
도 4 는 본 발명의 방법에 따라 완성된 캐패시터의 단면도,
도 5 는 반구형상의 폴리실리콘층과 비정질 Ta2O5-Al2O3박막과의 계면에 자연산화막의 형성을 방지하기 위해 폴리실리콘층 표면을 질화시키는 상태를 도시한 단면도,
도 6 은 웨이퍼상에서 일어나는 표면화학반응을 통해 비정질 Ta2O5-Al2O3박막을을 형성하는 상태를 도시한 단면도,
도 7 은 TiN 과 폴리실리콘을 증착시켜 상부전극을 형성함에 의해 캐패시터 형성을 완료한 상태를 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1,31 : 하부기판 33 : 절연막
5,35 : 하부전극 7,36 : 질화막
9,38 : 유전체막 11,40 : TiN 막
13,39 : 상부전극 37 : 반구형 폴리실리콘
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 전하저장전극의 하부전극 상부에 반구 형상의 폴리실리콘층을 형성하는 단계와, 반구형상의 폴리실리콘층 상부에 자연산화막이 형성되는 것을 방지하기 위해 상기 폴리실리콘층의 표면을 질화시키는 단계와, 표면이 질화처리된 폴리실리콘층 상부에 유전체 박막으로 Ta2O5-Al2O3박막을 형성하는 단계와, Ta2O5-Al2O3박막 상부에 금속을 증착하여 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 캐패시터 형성시 적용되는 원리에 대해 살펴보면 다음과 같다.
본 발명에서는 비정질 Ta2O5를 LPCVD 법을 이용하여 증착할 때 알루미늄 성분을 첨가하여 유전율이 큰 (Ta2O5)1-X-(Al2O3)X(0≤X≤0.5) 박막(ε=40)을 표면화학반응을 통해 얻을 수가 있다. 더욱이 Ta2O5-Al2O3박막은 페롭스카이트(perovskite)형 구조를 하고 있는 Al2O3가 박막 내부에서 Ta2O5과 공유결합되어 있으므로 구조적으로도 안전하다.
한편, Ta2O5자체의 불안정한 조성에 기인해 Ta2O5-Al2O3박막내에는 산소공동(oxygen vacancy) 상태의 치환형 Ta 원자가 부분적으로 존재할 수가 있다. 그러나 이와 같은 Ta2O5-Al2O3박막의 산소 공동의 수는 Al2O3성분의 함량과 결합정도에 따라 다소의 차이는 있을 수 있지만 순수한 Ta2O5박막으로 존재할 때 보다 작아지게 된다. 따라서 Ta2O5-Al2O3캐패시터를 형성했을 때 누설전류의 수준이 Ta2O5캐패시터에 비해 상대적으로 낮아지게 된다.
이하 첨부한 도면을 참조하여 본 발명의 일실시예에 따른 캐패시터 형성방법에 대해 상세히 설명한다.
도 3 은 본 발명의 방법에 따라 전하저장전극의 하부전극인 폴리실리콘층 상부에 Ta2O5-Al2O3박막을 형성하는 상태를 도시한 단면도이다.
도 3에 도시된 바와 같이, Ta2O5-Al2O3박막을 형성함에 있어, 비정질 Ta2O5-Al2O3증착공정과 인-시튜(In-Situ) 또는 익스-시튜(ex-situ) 플라즈마 어닐링 또는 익스-시튜 UV-O3어닐링 공정과 같은 저온 열처리를 병행하게 되면 보다 효과적으로 치환형 Ta 원자가 산화됨으로써 Ta2O5의 불안정한 화학양론비(TaxOy)가 안정화되고, 미반응 탄소와 같은 불순물의 영향이 최소화되어 누설전류 및 절연 파괴전압과 같은 전기적 특성이 보다 우수해짐으로 Ta2O5보다 양질의 유전체 박막을 얻을 수 있다.
그리고 하부전극인 폴리실리콘(5)의 Si가 비정질 Ta2O5-Al2O3박막을 통해 상부의 TiN 전극과 반응하여 Ti-실리사이드를 형성하지 못하도록 고온 열처리를 통해 결정화(crystallization)를 유도하여 결합력을 강화시킴으로써 박막의 물리화학적 특성의 열화를 방지할 수가 있을 뿐만 아니라, 결정화된 Ta2O5-Al2O3박막이 상대적으로 비정질 박막보다 높은 유전율을 얻을 수 있기 때문에 전기적 특성이 우수한 캐패시터를 얻을 수 있다.
결과적으로 Ta2O5-Al2O3박막이 증착된 후에 하부전극인 폴리실리콘의 Si이 비정질 Ta2O5-Al2O3박막을 통해 상부의 TiN 전극과 반응하여 Ti-실리사이드를 형성하지 못하도록 고온에서 어닐링시킨다. 이는 결정화 과정을 통해 결합력이 강화됨으로서 박막이 갖는 물리 화학적 특성의 열화를 방지함과 동시에 결정화된 Ta2O5-Al2O3박막이 상대적으로 비정질 박막보다 높은 유전율을 나타내기 때문에 고온에서 열처리시켜 우수한 캐패시터의 전기적 특성을 얻을 수 있다.
도 4 는 본 발명의 방법에 따라 형성된 캐패시터의 단면도이다.
도 4를 참조하면, 반구(HSG : Hemi Spherical Grain) 형상의 폴리실리콘(37)층을 원통형 구조 또는 3차원 구조로 형상화(patterning)된 캐패시터 모듈(35)상에 전하저장전극(storage node)인 하부전극으로 사용하기 위해 LPCVD 챔버에서 증착시킨다.
도 5 는 반구형상의 폴리실리콘층과 비정질 Ta2O5-Al2O3박막과의 계면에 자연산화막의 형성을 방지하기 위해 폴리실리콘층 표면을 질화시키는 상태를 도시한 단면도이다.
도 5를 참조하면, 반구형상의 폴리실리콘(37)층과 비정질 Ta2O5-Al2O3박막과의 계면에 후속 고온 공정, 예컨데 비정질 Ta2O5-Al2O3박막내에 잔존할 수 있는 탄소 또는 수분과 같은 불순물을 제거하거나 비정질 박막을 결정화시키기 위한 어닐링과 같은 후처리 공정을 통해 저유전율 층인 산화막(SiO2)이 형성되는 것을 최대한 방지하기 위해 인-시튜 공정으로 200∼400℃ 온도 범위에서 플라즈마를 이용하여 NH3(또는 N2O) 분위기에서 폴리실리콘 표면을 질화시키거나 750∼900℃에서 1∼30분 동안 RTN(Rapid Thermal Nitridation) 처리한다.
도 6 은 웨이퍼상에서 일어나는 표면화학반응을 통해 비정질 Ta2O5-Al2O3박막을을 형성하는 상태를 도시한 단면도이다.
도 6를 참조하면, 웨이퍼상에서 일어나는 표면화학반응(surface chemical reaction)을 통해 비정질 Ta2O5-Al2O3박막을 형성하는데, 이 공정은 LPCVD 챔버에서 기상반응(gas phase reaction)을 억제시키면서 비정질 (Ta2O5)1-X- (Al2O3)X박막(0≤X≤0.5)을 다음과 같은 화학증기를 사용하여 원하는 두께로 증착한다.
먼저, Ta 성분의 화학증기는 MFC(Mass Flow Controller)와 같은 유량 조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 Ta(OC2H5)5(tantalume ethylate) 용액을 150∼200℃ 온도 범위내에서 증발시켜서 얻는다.
알루미늄 성분의 화학증기는 Al(OC2H5)3(aluminum ethylate) 같은 알루미늄 화합물을 유량 조절기를 통해 증발기로 공급한 다음, 일정량을 180∼250℃ 온도 범위에서 증발시켜서 얻는다.
상기와 같은 방법을 통해 얻어진 화학증기를 Al/Ta = 0.01∼1.0 의 몰비(mole ratio)로 반응가스인 과인 산소가스와 함께 LPCVD 챔버내에서 표면 반응시키면 (Ta2O5)1-X- (Al2O3)X박막을 얻을 수 있다.
상기 Al 성분의 화학증기를 얻기 위해서는 Al 화합물인 AlOH3(aluminum hydroxide)을 전구체로 사용하며, 상기 Al 전구체를 에탄올 또는 부탄올과 같은 알콜류와 물을 이용하여 100℃∼500℃ 온도에서 용해시킨 후 증발시켜 LPCVD 챔버에서 반응시킨다.
도 6에 도시된 바와 같이, (Ta2O5)1-X- (Al2O3)X박막을 증착한 후에 800∼900℃, N2O(또는 O2) 분위기의 전기로에서 10분∼60분 정도 어닐링시켜 결정화를 유도하여 유전율을 증가시킨다. 상기 열처리 공정시, (Ta2O5X)-(Al2O3)x박막의 결정화를 위해 전기로를 사용하지 않고 RTP(Rapid Thermal Process)를 이용하여 700∼900℃, N2O 또는 O2분위기에서 열처리 할 수도 있다.
한편, 상기 전하저장전극인 하부전극으로 폴리실리콘층을 형성한 다음, 인-시튜 또는 익스-튜에서 HF 증기 또는 HF 용액을 사용하여 자연실리콘산화막을 제거한 후, Ta2O5-Al2O3박막을 증착할 수도 있다.
그리고, 상기 HF 화합물을 이용하여 폴리실리콘을 표면처리하는 과정에서, HF 표면처리 과정 전·후에 계면을 세정하거나 균일성을 향상시킬 목적으로 암모니아 용액(NH4OH Solution) 또는 황산 용액(H2SO4Solution)의 화합물을 사용하여 계면을 처리한 후, Ta2O5-Al2O3박막을 증착할 수도 있다.
또한 상기 유전체 박막으로 Ta2O5-Al2O3박막을 형성함에 있어, 박막내 존재하게 되는 치환형 Ta 원자 및 탄소 성분을 산화시키고, 결합력을 강화시켜 Ta2O5박막의 불안정한 화학양론비(TaxOy)를 안정화시키기 위해 300∼600℃의 온도에서 플라즈마 또는 UV-3를 사용하여 열처리한다.
한편, 상기 Ta2O5-Al2O3박막내에 존재하게 되는 치환형 Ta 원자 및 탄소성분을 산화시키기 위해, LPCVD 챔버내에서 비정질 (Ta2O5X)-(Al2O3)x박막을 1차 증착하고, 인-시튜로 N2O 또는 O2플라즈마를 사용하여 산화시키며, 유전체 박막으로 상기 Ta2O5-Al2O3박막을 증착할 때, LPCVD 챔버내에서 비정질 (Ta2O5X)-(Al2O3)x박막을 1차 증착하고, 인-시튜로 N2O 또는 O2플라즈마를 사용하여 어닐링한 다음, 상기 비정질 (Ta2O5X)-(Al2O3)x박막을 2차 증착하고, 다시 어닐링하면서 상기 비정질 (Ta2O5X)-(Al2O3)x박막을 증착하는 연속적인 다단계 증착방법으로 증착한다.
그리고, 상기 비정질 (Ta2O5X)-(Al2O3)x박막을 증착하기 전에, 인-시튜로 플라즈마를 사용하여 1차 NH3분위기에서 질화시켜 산화 저항성을 증가시키거나 또는 N2O 또는 O2분위기에서 저온 열처리하여 댕글링 본드에 기인한 구조적 결함 내지 구조적 불균일성을 개선할 수 있다.
또한, 상기 유전체 박막내 존재하는 치환형 Ta 원자 및 탄소성분을 산화시키기 위해, LPCVD 챔버내에서 비정질 (Ta2O5X)-(Al2O3)x박막을 1차 증착하고, 익스--시튜로 UV-O3를 사용할 수 있다.
한편, 유전체 박막으로 상기 Ta2O5-Al2O3박막을 증착함에 있어서, LPCVD 챔버내에서 비정질 (Ta2O5X)-(Al2O3)x박막을 1차 증착하고, 익스-시튜로 UV-O3를 사용하여 어닐링한 다음, 이어서 상기 비정질 (Ta2O5X)-(Al2O3)x박막을 2차 증착하고, 다시 플라즈마 어닐링하면서 상기 비정질 (Ta2O5X)-(Al2O3)x박막을 증착하는 연속적인 다단계 증착방법으로 증착할 수도 있다.
또한 상기 비정질 (Ta2O5X)-(Al2O3)x박막을 증착하되, LPCVD 챔버내에서 비정질 (Ta2O5X)-(Al2O3)x박막을 증착하고, 익스-시튜로 N2O 또는 O2플라즈마를 사용하거나 UV-O3를 사용하여 300∼600℃에서 1분∼30분 동안 저온 열처리한다.
한편, 도 7 은 TiN 과 폴리실리콘을 증착시켜 상부전극을 형성함에 의해 캐패시터 형성을 완료한 상태를 도시한 단면도이다.
도 7에 도시된 바와 같이, TiN(40)과 폴리실리콘(41)를 증착시켜 상부전극을 형성함으로써 캐패시터 형성공정을 완료한다.
이때, 상기 (Ta2O5X)-(Al2O3)x박막(38)을 이용한 캐패시터의 상·하부전극(35,39)으로 도프트 폴리실리콘을 포함한 TiN, TaN, W, WN, WSi, Ru, RUO2, Ir, IrO2, Pt 중 임의의 어느 하나의 금속물질을 사용할 수도 있다.
따라서, 상술한 바와 같이, 비정질 Ta2O5를 LPCVD 법을 이용하여 증착할 때 알루미늄 성분을 첨가하여 Ta2O5보다 유전상수 값이 크고 구조적으로 안정된 Ta2O5-Al2O3와 같은 물질을 얻는 본 발명에 따른 반도체 소자의 캐패시터 형성방법은 다음과 같은 효과를 가진다.
첫째, 본 발명의 경우 유전율이 높은 Ta2O5-Al2O3박막(ε=40)을 얻을 수 있기 때문에 종래의 NO 박막(ε=7) 및 Ta2O5박막(ε=25)을 이용한 캐패시터보다 큰 충전용량을 얻을 수 있다.
둘째, Ta2O5-Al2O3의 유전율이 크기 때문에 전하저장전극의 면적을 증가시키기 위해 이중 또는 삼중구조의 캐패시터의 모듈이 필요치 않고, 이에 따라 캐패시터 모듈형성 공정이 간단한 스택구조라 하더라도 충분한 정전용량을 얻을 수가 있기 때문에 단위공정수가 적고, 단위공정시간이 짧아 제조원가를 절감할 수 있다.
셋째, 기계적·전기적 강도가 우수한 Al2O3가 페롭스카이트형 구조(ABO3구조)를 하면서 Ta2O5와 공유결합을 하고 있기 때문에 Ta2O5-Al2O3박막은 Ta2O5박막에 비해 구조적으로 안정할 뿐만 아니라 외부로부터 인가되는 전기적 충격에도 강하다. 아울러, 앞에서도 언급했듯이 Ta2O5-Al2O3박막은 Ta2O5캐패시터보다 누설전류의 수준이 낮고, 절연파괴전압(Brakdown Voltage)이 높은 전기적 특성을 가진다.
넷째, 상기에서 기술한 방법으로 비정질 Ta2O5-Al2O3박막을 증착한 다음, 전기로에서 상기 Ta2O5-Al2O3박막을 일정조건에서 어닐링 시키면 결정화가 일어나 Ta2O5-Al2O3박막의 유전율이 상승하여 충전용량을 더욱 증가시킬 수 있다.
한편, 상기와 같은 한번의 열처리 과정만을 통해서도 박막 증착시 잔존할 수 있는 탄소 및 수분과 같은 불순물을 동시에 제거할 수 있기 때문에 Ta2O5-Al2O3캐패시터 제조공정에서는 Ta2O5캐패시터 제조공정에서 처럼 누설전류 수준을 낮추기 위한 추가적인 어닐링 공정이 필요없게 되어 캐패시터 제조공정 수율을 향상시킬 수 있다.

Claims (23)

  1. 반도체 소자의 캐패시터 형성방법에 있어서,
    전하저장전극의 하부전극 상부에 반구 형상의 폴리실리콘층을 형성하는 단계;
    상기 반구형상의 폴리실리콘층 상부에 자연산화막이 형성되는 것을 방지하기 위해 상기 폴리실리콘층의 표면을 질화시키는 단계;
    상기 표면이 질화처리된 폴리실리콘층 상부에 유전체 박막으로 Ta2O5-Al2O3박막을 형성하는 단계; 및
    상기 Ta2O5-Al2O3박막 상부에 금속을 증착하여 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 전하저장 전극의 하부전극으로 단순 스택형 구조, 원통형을 기본으로 하는 이중 구조, 복잡한 삼중구조의 전하저장 전극중 임의의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법
  3. 제 1 항에 있어서,
    상기 하부전극으로 사용되는 반구형의 폴리실리콘층은 LPCVD 챔버내에서 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 폴리실리콘층의 표면을 질화시키기 위해, 인-시튜 공정으로 750∼900℃, NH3분위기에서 1∼30분 동안 RTN 처리하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 폴리실리콘층의 표면을 질화시키기 위해, 인-시튜 공정으로 플라즈마를 이용하여 200∼400℃, NH3분위기에서 어닐링하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 전하저장전극인 하부전극으로 폴리실리콘층을 형성한 다음, 인-시튜 또는 익스-튜에서 HF 증기 또는 HF 용액을 사용하여 자연실리콘산화막을 제거한 후, Ta2O5-Al2O3박막을 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제 6 항에 있어서,
    상기 HF 표면처리 과정 전·후에, 암모니아 용액(NH4OH) 또는 황산 용액(H2SO4)의 화합물을 사용하여 계면을 처리한 후, Ta2O5-Al2O3박막을 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서,
    상기 Ta2O5-Al2O3박막은 몰조성비(Al/Ta)가 0.01∼1.0이 되도록 CVD 법을 사용하여 박막을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 제 1 항 또는 제 8 항에 있어서,
    상기 Ta 성분의 화학증기를 얻기 위해 유량 조절기를 통해 증발기(또는 증발관)으로 공급된 일정량의 Ta(OC2H5)5용액을 150∼200℃ 온도 범위에서 증발시켜 얻는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  10. 제 1 항 또는 제 8 항에 있어서,
    상기 Al 성분의 화학증기를 얻기 위해 Al(OC2H5)3용액을 유량 조절기를 통해 증발기(또는 증발관)으로 공급한 다음, 일정량을 150∼200℃ 온도 범위에서 증발시켜 얻는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  11. 제 1 항 또는 제 8항에 있어서,
    상기 Al 성분의 화학증기를 얻기 위해 Al 화합물인 AlOH3(Aluminum hydroxide)을 전구체로 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  12. 제 11 항에 있어서,
    상기 Al 전구체를 에탄올 또는 부탄올과 같은 알콜류와 물을 이용하여 100℃∼500℃ 온도에서 용해시킨 후 증발시켜 LPCVD 챔버에서 반응시키는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  13. 제 1 항에 있어서,
    상기 Ta2O5-Al2O3박막은 Al/Ta = 0.01∼0.50의 몰비로 반응가스인 과잉 산소가스와 함께 LPCVD 챔버내에서 표면화학반응을 유도하여 Ta2O5-Al2O3박막을 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  14. 제 1 항에 있어서,
    상기 유전체 박막으로 Ta2O5-Al2O3박막을 형성하는 단계 이전에, 300∼600℃의 온도에서 플라즈마 또는 UV-3를 사용하여 열처리하는 것을 특징으로 반도체 소자의 캐패시터 형성방법.
  15. 제 1 항 또는 제 12 항에 있어서,
    상기 LPCVD 챔버내에서 비정질 (Ta2O5X)-(Al2O3)x박막을 1차 증착하고, 인-시튜로 N2O 또는 O2플라즈마를 사용하여 상기 박막을 산화시키는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  16. 제 1 항 또는 제 12 항에 있어서,
    유전체 박막으로 상기 Ta2O5-Al2O3박막을 증착할 때, LPCVD 챔버내에서 비정질 (Ta2O5X)-(Al2O3)x박막을 1차 증착하고, 인-시튜로 N2O 또는 O2플라즈마를 사용하여 어닐링한 다음, 상기 비정질 (Ta2O5X)-(Al2O3)x박막을 2차 증착하고, 다시 어닐링하면서 상기 비정질 (Ta2O5X)-(Al2O3)x박막을 증착하는 연속적인 다단계 증착방법으로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  17. 제 1 항에 있어서,
    유전체 박막으로 상기 Ta2O5-Al2O3박막을 증착하는 단계는, LPCVD 챔버내에서 비정질 (Ta2O5X)-(Al2O3)x박막을 1차 증착하고, 익스-시튜로 UV-O3를 사용하여 어닐링한 다음, 이어서 상기 비정질 (Ta2O5X)-(Al2O3)x박막을 2차 증착하고, 다시 플라즈마 어닐링하면서 상기 비정질 (Ta2O5X)-(Al2O3)x박막을 증착하는 연속적인 다단계 증착방법으로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  18. 제 1 항에 있어서,
    LPCVD 챔버내에서 비정질 (Ta2O5X)-(Al2O3)x박막을 증착하고, 익스-시튜로 N2O 또는 O2플라즈마를 사용하거나 UV-O3를 사용하여 300∼600℃에서 1분∼30분 동안 저온 열처리 시키는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  19. 제 1 항에 있어서,
    유전체 박막으로 상기 Ta2O5-Al2O3박막을 증착한 다음, 전기로를 이용하거나 RTP로 600∼900℃, N2O 또는 O2분위기에서 10분∼60분 동안 후속 열처리를 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  20. 제 1 항에 있어서,
    상기 (Ta2O5X)-(Al2O3)x박막을 증착한 후, 인-시튜로 플라즈마를 이용하여 300∼500℃, NH3또는 N2분위기에서 열처리하여 계면을 질화시키는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  21. 제 1 항에 있어서,
    상기 (Ta2O5X)-(Al2O3)x박막을 증착한 후, 상부전극과의 계면을 질화 및 결정하시키기 위해 전기로 또는 RTP를 이용하여 700∼900℃, NH3또는 N2분위기에서 열처리하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  22. 제 1 항에 있어서,
    상기 (Ta2O5X)-(Al2O3)x박캐패시터의 상·하부전극으로 도프트 폴리실리콘을 포함하여 TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt 중 임의의 어느 하나의 금속물질을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  23. 제 1 항 또는 제 22 항에 있어서,
    상기 폴리실리콘 또는 금속물질을 도포하여 상·하부전극을 형성할 때, LPCVD 법을 포함한 PE-CVD 법 또는 RF 마그네틱 스퍼터링법을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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