KR100881396B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조방법은, 배선이 형성된 반도체 기판 상부에 저유전막을 형성하는 단계; 상기 저유전막을 1차 자외선 처리하는 단계; 상기 1차 자외선 처리된 저유전막 상에 보호막을 형성하는 단계; 및 상기 보호막을 포함한 저유전막을 2차 자외선 처리하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 층간절연막
104 : 금속배선 106 : 선형 산화막
108 : 저유전막 110 : 보호막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 동작 특성을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 제조시 소자와 소자간, 또는, 배선과 배선간을 전기적으로 연결시키기 위해 금속배선을 사용하고 있다. 한편, 최근 반도체 소자의 고집적화가 진행함에 따라 금속배선의 폭 및 콘택 면적이 감소하여 콘택저항을 비롯한 금속배선의 저항이 점차 증가하게 되었다. 또한, 상기 금속배선 및 콘택플러그 간의 간격이 좁아짐에 따라 금속배선을 절연시키는 절연막으로 인해 유발되는 기생 캐패시턴스(Parasitic Capacitance)가 증가하게 되었다.
이에, 상기 금속배선의 저항을 낮추고 기생 캐패시턴스를 감소시키기 위한 다양한 공정 기술들이 연구되고 있으며, 그 하나의 예로서, 상기 금속배선 간 공간을 매립하기 위한 절연막 물질로 매립특성이 우수하며, 3.2 정도의 유전상수 값(K)을 갖는 실리콘산화막보다 낮은 2.9 이하의 유전상수 값(K)을 갖는 저유전막을 사용하려는 시도가 이루어지고 있다.
상기 금속배선 간 매립을 위해 저유전막을 형성하면, 기생 캐패시턴스의 형성이 방지되어 반도체 소자의 동작속도가 개선될 뿐 아니라, 금속배선 간 간섭(Cross talk) 현상이 감소된다는 장점이 있다.
이하에서는, 상기 금속배선 간 매립을 위해 저유전막을 형성하는 종래의 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
먼저, 트랜지스터를 포함한 하부 구조물이 형성된 반도체 기판 상에 상기 하부 구조물을 덮도록 층간절연막을 형성한다. 그런 다음, 상기 층간절연막 상에 금속막을 증착한 후, 상기 금속막을 패터닝해서 금속배선을 형성한다.
이어서, 상기 금속배선을 포함한 층간절연막 상에 상기 금속배선을 덮도록 저유전막을 증착한다. 상기 저유전막은 통상 스핀-온(Spin-On) 방식으로 증착한다. 계속해서, 상기 저유전막이 형성된 기판 결과물을 퍼니스(Furnace) 내에서 열처리하고, 그리고 나서, 상기 저유전막 상에 산화막 재질의 보호막을 형성한다.
그러나, 상기 저유전막은 강도와 경도와 같은 기계적 특성이 매우 취약하기 때문에, 상기 퍼니스 내에서의 열처리를 포함하는 후속(Backend) 공정시 상기 저유 전막 내에 크랙(Crack)이 발생되거나 리프팅(Lifting)되는 페일이 유발된다.
한편, 상기 퍼니스 내에서 수행되는 열처리 대신에 자외선(UV)을 사용하는 방식의 열처리를 수행하고, 상기 열처리된 저유전막 상에 산화막 재질의 보호막을 형성하면, 전술한 저유전막의 페일을 어느 정도 감소시키는 효과를 얻을 수 있다. 하지만, 상기 열처리시 상기 저유전막의 접착력이 저하되어 리프팅되거나 또는 보호막이 제거되는 현상이 발생된다.
이에, 저유전막 상에 보호막을 증착한 후에 상기 자외선을 사용하는 방식의열처리를 수행하는 방법이 제안되고 있다. 이렇게 하면, 상기 저유전막과 보호막과의 계면에서 Si-O의 가교 결합(Cross-linking)이 강화되어 저유전막의 접착력을 개선할 수 있다.
그러나, 이 경우에는 열처리가 수행되지 않은 상태의 저유전막 상에 보호막이 증착되므로, 상기 저유전막 내에 함유되어 있던 C 계열 또는 H 계열의 이물질이 아웃개싱(Outgassing)되어 보호막이 증착되는 공정 챔버 내부의 오염이 일어나며, 이 때문에, 상기 보호막의 증착 불량이 유발된다.
그 결과, 상기 공정 챔버 내의 이물질을 제거하기 위한 추가의 세정 공정이 요구되고, 상기 세정 공정으로 인해 반도체 소자의 제조 시간 및 제조 단가가 증가하여 제조 수율이 저하된다.
본 발명은 저유전막의 막질을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 반도체 소자의 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 배선이 형성된 반도체 기판 상부에 저유전막을 형성하는 단계; 상기 저유전막을 1차 자외선 처리하는 단계; 상기 1차 자외선 처리된 저유전막 상에 보호막을 형성하는 단계; 및 상기 보호막을 포함한 저유전막을 2차 자외선 처리하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 저유전막을 형성하는 단계 전, 상기 배선을 포함한 반도체 기판 상에 선형 산화막을 형성하는 단계;를 더 포함한다.
상기 저유전막을 형성하는 단계 후, 그리고, 상기 1차 자외선 처리하는 단계 전, 상기 저유전막을 베이킹하는 단계;를 더 포함한다.
상기 베이킹은 300∼350℃의 온도에서 5∼60초 동안 수행한다.
상기 1차 자외선 처리는, 파장이 300∼500nm인 자외선을 사용하여 3∼5분 동안 수행한다.
상기 보호막은 산화막으로 형성한다.
상기 산화막은 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 방식으로 형성한다.
상기 산화막은 350∼450℃의 온도에서 형성한다.
상기 2차 자외선 처리는, 파장이 170∼300nm인 자외선을 사용하여 수행한다.
또한, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 배선간 매립을 위해 저유전막을 형성하는 제1단계; 상기 저유전막에 포함된 아웃개싱 소오스에 대하여 1차 아웃개싱을 수행하는 제2단계; 상기 1차 아웃개싱 후에 잔류된 상기 아웃개싱 소오스에 대하여 2차 아웃개싱을 수행하는 제3단계; 상기 2차 아웃개싱이 수행된 상기 저유전막 상부에 보호막을 형성하는 제4단계; 및 상기 저유전막과 상기 보호막 간 계면의 결합을 보강하는 제5단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 제2단계는, 상기 저유전막을 300∼350℃의 온도에서 5∼60초 동안 베이킹함으로써 상기 1차 아웃개싱을 수행한다.
상기 제3단계는, 상기 저유전막에 대해 자외선 처리함으로써 상기 2차 아웃개싱을 수행한다.
상기 2차 아웃개싱은 -CH- 계열의 상기 아웃개싱 소오스에 대하여 수행한다.
상기 자외선 처리는 파장이 300∼500nm인 자외선을 사용하여 3∼5분 동안 수행한다.
상기 보호막은 산화막으로 형성한다.
상기 산화막은 PE-CVD 방식으로 형성한다.
상기 산화막은 350∼450℃의 온도에서 형성한다.
상기 제5단계는, 자외선 처리 방식으로 수행한다.
상기 자외선 처리에 의하여 상기 저유전막과 상기 보호막 간 계면의 -Si- 계열, 또는, -O- 계열의 결합으로 이루어진 이물질이 분해된다.
상기 자외선 처리는 파장이 170∼300nm인 자외선을 사용하여 수행한다.
상기 제3단계와 상기 제5단계는 자외선을 사용하여 수행하며, 상기 제3단계에 사용되는 자외선의 파장이 상기 제5단계에 사용되는 자외선의 파장보다 더 짧다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 금속배선 간 매립을 위해서 저유전막을 증착한 후, 상기 저유전막을 자외선을 이용한 방식으로 열처리하되, 상기 열처리를 장파장(Long Wavelength)을 갖는 자외선을 이용하는 1차 자외선 처리 및 단파장(Short Wavelength)을 갖는 자외선을 이용하는 2차 자외선 처리의 2단계로 수행한다. 이때, 상기 2차 자외선 처리는 1차 자외선 처리가 수행된 저유전막 상에 보호막을 증착한 상태에서 수행한다.
이렇게 하면, 종래의 퍼니스 내에서 수행되는 열처리 대신에 상기 자외선을 이용하는 방식으로 열처리를 수행함으로써, 본 발명은 상기 저유전막의 기계적 특성 저하를 방지할 수 있으며, 이에 따라, 후속 공정시 저유전막 내에 크랙이 발생되거나 저유전막이 리프팅되는 페일이 감소시킬 수 있다.
또한, 본 발명은 상기 1차 자외선 처리를 통해 저유전막 내에 함유되어 있던 아웃개싱의 소오스 가스, 예컨데, -CH- 계열의 이물질을 제거할 수 있으므로, 상기 보호막의 증착시 아웃개싱으로 인한 보호막의 증착 불량을 방지할 수 있다.
게다가, 본 발명은 상기 2차 자외선 처리를 통해 상기 저유전막과 보호막의 계면에 발생된 이물질을 제거하여 접착력을 향상시킬 뿐 아니라, 저유전막과 보호막 내에서 Si-O의 가교 결합을 강화하여 상기 막들의 기계적 특성을 효과적으로 개선할 수 있다.
그러므로, 본 발명은 상기 저유전막의 기계적 특성 및 접착력과 같은 막질을 개선하여 동작속도를 개선하고 소자의 신뢰성을 개선할 수 있으며, 제조 수율을 향상시킬 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 트랜지스터를 포함한 하부 구조물(도시안됨)이 형성된 반도체 기판(100) 상에 상기 하부 구조물을 덮도록 층간절연막(102)을 증착한다. 그런 다음, 상기 층간절연막(102)의 표면을 CMP(Chemical Mechanical Polishing)하여 그 표면을 평탄화시킨 후, 상기 CMP된 층간절연막(102) 상에 금속막(도시안됨)을 증착한다. 이어서, 상기 금속막을 식각하여 금속배선(104)을 형성한다.
도 1b를 참조하면, 상기 금속배선(104)을 포함한 층간절연막(102) 상에 선형 산화막(106)을 증착한다. 계속해서, 상기 선형 산화막(106) 상에 상기 금속배선(104) 간 공간을 매립하도록 저유전막(108)을 증착한 다음, 상기 저유전막(108)을 CMP 한다. 상기 저유전막(108)은 3.2 정도의 유전상수 값(K)을 갖는 실리콘산화막보다 낮은 2.9 이하의 유전상수 값(K)을 갖는 막으로 형성한다.
도 1c를 참조하면, 상기 저유전막(108)을 소프트 베이킹(Soft Baking)한다. 상기 소프트 베이킹은 300∼350℃ 정도의 온도에서 1분 이내, 바람직하게는, 5~60 초 동안 수행하며, 상기 소프트 베이킹의 결과, 상기 저유전막(108) 내에 함유되어 있는 이물질들이 일차로 아웃개싱된다.
도 1d를 참조하면, 상기 소프트 베이킹된 저유전막(108)을 장파장을 갖는 자외선, 바람직하게는, 파장이 300∼500nm 정도인 자외선을 사용하여 1차 자외선 처리한다. 상기 1차 자외선 처리는 바람직하게 3∼5분 정도 동안 수행한다.
이때, 상기 1차 자외선 처리를 통해서 상기 저유전막(108) 내에 함유되어 있던 이물질들, 예컨데, 결합 에너지가 2∼3eV 정도인 -CH- 계열의 이물질들이 이차로 아웃개싱되어 완전히 제거할 수 있다. 상기 -CH- 계열의 이물질들은 후속으로 수행되는 보호막의 증착 공정시 아웃개싱되는 가스들이다.
따라서, 본 발명은 상기 1차 자외선 처리를 통해 -CH- 계열의 이물질들을 완전히 제거함으로써, 후속하는 보호막의 증착 공정시, 아웃개싱된 가스들로 인해 공정 챔버 내부의 오염이 일어나는 것을 방지할 수 있으며, 이에 따라, 보호막의 증착 공정을 안정화시킬 수 있다.
도 1e를 참조하면, 상기 1차 자외선 처리가 수행된 저유전막(108) 상에 산화막 재질의 보호막(110)을 형성한다. 상기 보호막(110)은 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 방식으로 형성하며, 상기 보호막(110)을 형성하기 위한 PE-CVD 방식은 350∼450℃ 정도의 온도, 바람직하게는, 400℃의 온도에서 수행한다. 여기서, 상기 보호막(110)은 상기 저유전막(108)의 기계적 특성을 보완하는 역할을 한다.
도 1f를 참조하면, 상기 보호막(110)을 포함한 저유전막(108)을 단파장을 갖는 자외선, 예컨대, 파장이 170∼300nm 정도인 자외선(바람직하게, 170∼290nm)을 사용하여 2차 자외선 처리한다.
여기서, 본 발명은 상기 2차 자외선 처리를 통해 상기 저유전막(108)과 보호막(110)의 계면에 발생된 이물질들을 제거할 수 있으며, 이에 따라, 상기 저유전막(108)과 보호막(110) 간의 접착력을 향상시킬 수 있고, 결과적으로, 저유전막(108)이 리프팅되거나 보호막(110)이 제거되는 현상을 개선할 수 있다.
또한, 상기 2차 자외선 처리에 사용되는 자외선은 4.5∼~8eV 정도의 결합 에너지로 결합된 물질을 분해할 수 있으므로, 상기 저유전막(108)과 보호막(110)의 계면에 발생된 이물질들의 결합, 예컨데, -Si-, 또는, -O- 계열의 결합을 분해할 수 있다.
그 결과, 상기 분해된 Si, 또는, O가 서로 상호 결합함과 동시에 상기 저유전막(108)과 보호막(110) 내의 Si-O의 가교 결합을 더욱 강화시킬 수 있으며, 그래서, 본 발명은 상기 저유전막(108)과 보호막(110)들의 기계적 특성 및 치밀성을 개선할 수 있다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
전술한 본 발명은 금속배선 간 매립을 위해 형성된 저유전막에 대해 종래의 퍼니스 방식이 아닌 자외선을 조사하는 방식으로 열처리를 수행함과 아울러 상기 저유전막 상에 보호막을 형성함으로써, 상기 저유전막의 기계적 결함으로 인해 유발되는 페일을 감소시킬 수 있다.
또한, 본 발명은 상기 자외선을 조사하는 방식으로 수행하는 열처리를 장파장을 갖는 자외선을 이용하는 1차 자외선 처리 및 단파장을 갖는 자외선을 이용하는 2차 자외선 처리의 2단계로 수행함으로써, 상지 저유전막의 기계적 특성 및 접착력과 같은 막질을 효과적으로 개선하여 소자의 동작 속도를 향상시킬 수 있다.
게다가, 본 발명은 상기 1차 자외선 처리를 통해 저유전막 내의 이물질들을 제거함으로써, 상기 이물질들로 인해 일어나는 공정 챔버 내부의 오염을 방지할 수 있다. 이에 따라, 상기 이물질을 제거하기 위한 추가의 세정 공정을 수행할 필요가 없으므로 소자의 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 저유전막에 대해 2단계로 자외선을 조사하여 열처리를 수행함으로써, 상기 저유전막의 기계적 특성 및 접착력을 효과적으로 개선할 수 있다.
또한, 본 발명은 반도체 소자의 제조 수율 및 신뢰성을 개선할 수 있으며, 동작 특성을 향상시킬 수 있다.

Claims (21)

  1. 삭제
  2. 배선이 형성된 반도체 기판 상부에 저유전막을 형성하는 단계;
    상기 저유전막을 1차 자외선 처리하는 단계;
    상기 1차 자외선 처리된 저유전막 상에 보호막을 형성하는 단계; 및
    상기 보호막을 포함한 저유전막을 상기 1차 자외선 처리시보다 더 짧은 파장을 갖는 자외선을 사용하여 2차 자외선 처리하는 단계;
    를 포함하며,
    상기 저유전막을 형성하는 단계 전, 상기 배선을 포함한 반도체 기판 상에 선형 산화막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 배선이 형성된 반도체 기판 상부에 저유전막을 형성하는 단계;
    상기 저유전막을 베이킹하는 단계;
    상기 베이킹된 저유전막을 1차 자외선 처리하는 단계;
    상기 1차 자외선 처리된 저유전막 상에 보호막을 형성하는 단계; 및
    상기 보호막을 포함한 저유전막을 상기 1차 자외선 처리시보다 더 짧은 파장을 갖는 자외선을 사용하여 2차 자외선 처리하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 베이킹은 300∼350℃의 온도에서 5∼60초 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 삭제
  6. 삭제
  7. 배선이 형성된 반도체 기판 상부에 저유전막을 형성하는 단계;
    상기 저유전막을 1차 자외선 처리하는 단계;
    상기 1차 자외선 처리된 저유전막 상에 보호막을 형성하는 단계; 및
    상기 보호막을 포함한 저유전막을 상기 1차 자외선 처리시보다 더 짧은 파장을 갖는 자외선을 사용하여 2차 자외선 처리하는 단계;
    를 포함하며,
    상기 보호막은 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 방식을 통해 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 배선이 형성된 반도체 기판 상부에 저유전막을 형성하는 단계;
    상기 저유전막을 1차 자외선 처리하는 단계;
    상기 1차 자외선 처리된 저유전막 상에 보호막을 형성하는 단계; 및
    상기 보호막을 포함한 저유전막을 상기 1차 자외선 처리시보다 더 짧은 파장을 갖는 자외선을 사용하여 2차 자외선 처리하는 단계;
    를 포함하며,
    상기 보호막은 350∼450℃의 온도에서 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 삭제
  10. 배선간 매립을 위해 저유전막을 형성하는 제1단계;
    상기 저유전막에 포함된 아웃개싱 소오스에 대하여 1차 아웃개싱을 수행하는 제2단계;
    상기 1차 아웃개싱 후에 잔류된 상기 아웃개싱 소오스에 대하여 2차 아웃개싱을 수행하는 제3단계;
    상기 2차 아웃개싱이 수행된 상기 저유전막 상부에 보호막을 형성하는 제4단계; 및
    상기 저유전막과 상기 보호막 간 계면의 결합을 보강하는 제5단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 제2단계는,
    상기 저유전막을 300∼350℃의 온도에서 5∼60초 동안 베이킹함으로써 상기 1차 아웃개싱을 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 제3단계는,
    상기 저유전막에 대해 자외선 처리함으로써 상기 2차 아웃개싱을 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 10 항, 또는, 제 12 항에 있어서,
    상기 2차 아웃개싱은 -CH- 계열의 상기 아웃개싱 소오스에 대하여 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 자외선 처리는 파장이 300∼500nm인 자외선을 사용하여 3∼5분 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 10 항에 있어서,
    상기 보호막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 산화막은 PE-CVD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 산화막은 350∼450℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 10 항에 있어서,
    상기 제5단계는,
    자외선 처리 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 자외선 처리에 의하여 상기 저유전막과 상기 보호막 간 계면의 -Si- 계열, 또는, -O- 계열의 결합으로 이루어진 이물질이 분해되는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 자외선 처리는 파장이 170∼300nm인 자외선을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 10 항에 있어서,
    상기 제3단계와 상기 제5단계는 자외선을 사용하여 수행하며, 상기 제3단계에 사용되는 자외선의 파장이 상기 제5단계에 사용되는 자외선의 파장보다 더 짧은 것을 특징으로 하는 반도체 소자의 제조방법.
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