JP2006165573A - 半導体デバイスの層間接続の形成方法及び装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 48
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 239000011229 interlayer Substances 0.000 title description 8
- 230000000903 blocking effect Effects 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 230000008033 biological extinction Effects 0.000 claims abstract description 13
- 230000008569 process Effects 0.000 claims abstract description 13
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims abstract description 8
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 16
- 230000001678 irradiating effect Effects 0.000 claims description 15
- 238000002161 passivation Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 230000008859 change Effects 0.000 claims description 9
- 238000012545 processing Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 230000001681 protective effect Effects 0.000 claims description 6
- 229910002091 carbon monoxide Inorganic materials 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000010453 quartz Substances 0.000 claims description 2
- 238000010030 laminating Methods 0.000 abstract description 8
- 238000005516 engineering process Methods 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 215
- 239000010410 layer Substances 0.000 description 17
- 239000007789 gas Substances 0.000 description 16
- 239000010949 copper Substances 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 15
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 14
- 229910052802 copper Inorganic materials 0.000 description 14
- 238000001723 curing Methods 0.000 description 14
- 238000007747 plating Methods 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 8
- 238000009713 electroplating Methods 0.000 description 8
- 230000009977 dual effect Effects 0.000 description 6
- 239000006200 vaporizer Substances 0.000 description 6
- 229910052681 coesite Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- 238000010521 absorption reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 239000012528 membrane Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- JJQZDUKDJDQPMQ-UHFFFAOYSA-N dimethoxy(dimethyl)silane Chemical compound CO[Si](C)(C)OC JJQZDUKDJDQPMQ-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 239000000178 monomer Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 150000001282 organosilanes Chemical class 0.000 description 2
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003848 UV Light-Curing Methods 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- XCTJEDKOEZDEGU-UHFFFAOYSA-N diethyl-bis(ethylperoxy)silane Chemical compound CCOO[Si](CC)(CC)OOCC XCTJEDKOEZDEGU-UHFFFAOYSA-N 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- XKINWJBZPLWKCW-UHFFFAOYSA-N methoxy-[methoxy(dimethyl)silyl]oxy-dimethylsilane Chemical compound CO[Si](C)(C)O[Si](C)(C)OC XKINWJBZPLWKCW-UHFFFAOYSA-N 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- CZDYPVPMEAXLPK-UHFFFAOYSA-N tetramethylsilane Chemical compound C[Si](C)(C)C CZDYPVPMEAXLPK-UHFFFAOYSA-N 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
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- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Chemical Vapour Deposition (AREA)
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Abstract
【課題】半導体の多層配線技術において、下層のlow-k膜に影響を与えないように、ＵＶキュア処理を実行する方法を与える。
【解決手段】プラズマCVD装置を使って、半導体基板上に膜の多層接続構造を形成する方法は、低誘電率膜を基板上に形成する工程と、該低誘電率膜にUV（紫外線）を照射してキュアする工程と、UVブロッキング膜を積層する工程と、次の低誘電率膜を積層する工程と、該次の低誘電率膜にUVを照射してキュアする工程と、から成る。ここで、上記UVブロッキング膜は照射するUVの波長に対する消衰係数が０.２以上である。
【選択図】図３
【解決手段】プラズマCVD装置を使って、半導体基板上に膜の多層接続構造を形成する方法は、低誘電率膜を基板上に形成する工程と、該低誘電率膜にUV（紫外線）を照射してキュアする工程と、UVブロッキング膜を積層する工程と、次の低誘電率膜を積層する工程と、該次の低誘電率膜にUVを照射してキュアする工程と、から成る。ここで、上記UVブロッキング膜は照射するUVの波長に対する消衰係数が０.２以上である。
【選択図】図３
Description
本発明は半導体デバイスの層間接続の形成方法に関し、特にシングル及び／又はデュアルダマシンによる層間接続の形成方法に関する。
デバイスの高集積化に伴う、配線デザインの微細化、多層配線構造の結果、デバイスの高速性、低消費電力化には層間容量の低減が不可欠である。層間容量の低減にはlow-k（低誘電率膜）材が用いられるが、誘電率k＝２.５付近で機械的強度（EM: Elastic modulus）が４〜６GPa程度と従来のTEOS-SiO2の７０〜８０GPaに対し非常に低く、CMP、配線ボンディングやパッケージの後工程で受けるストレスに耐えることが難しい。
上記の問題を改善する手法の一つに、紫外線（UV）照射でlow-k材をキュアし機械的強度を向上させる方法が考えられる（例えば米国特許第6,759,098号;米国特許第 6,296,909号）。
米国特許第6,759,098号
米国特許第6,296,909号
しかし、UV照射によりlow-k材は収縮・硬化し、機械的強度EMを５０〜２００%向上させることが可能であるが、この技術を配線の多層化用積層構造に適用すると、各層のlow-k膜にその都度UV照射を行う結果、ターゲットのlow-k膜だけでなく、その下層のlow-k膜までキュアされてしまう。積層が増えるほど、下層のlow-k材はUV照射を受ける回数が増え、その影響は大きくなる。下層のlow-k膜が必要以上にキュアされると、膜厚やストレスが過剰に変化しlow-k材内に埋め込まれたCu配線とlow-k材の接着面ではがれが生じる。また、UVキュアによりlow-k膜の誘電率も±１０%程度変化するのでキュアの回数を重ねると変化率が大きくなる可能性もある。収縮及び硬化量は照射時間、照度、基板温度、照射雰囲気ガス種に影響を受けるが、上記問題を照射条件で解決することは困難である。
本願発明の一態様によれば、各層のlow-k膜の間にキュアに用いるUVを吸収し下層への影響を抑える膜（UVブロッキング膜）を選択し成膜することで上記問題を解決する。UVブロッキング膜としては、使用するUVの波長に対する消衰係数が大きくUV吸収の高いものが好ましい。UVブロッキング膜を形成することで下層のlow-k膜の過剰キュアを防止することができ、積層構造のインテグリティを維持することができる。本願発明の別の態様では、シングルダマシン、デュアルダマシンによる積層構造形成でUVキュアを適用しUVブロッキング膜を用いることでlow-k膜の機械強度等を有効に向上させる。また別の態様では、UVブロッキング膜とエッチストップ膜とを別々に設けるが、ある態様では、UVブロッキング膜とエッチストップ膜とを単一膜で兼用する。波長が２００nm以下のUVを使用する場合、そのUVの吸収が選択的に高い膜、例えばSiC、SiCN、SiCO、SiN、を選択的に各層のlow-k膜の間のエッチストッパーとして用いることで、別途UVブロッキング膜を用いることなく、UVの下層への影響を抑えることができる。
本願発明は上記態様に限定されるものではなく、層間接続を形成するための技術として広く適用できる。
本発明は、以下の態様を少なくとも包含する。即ち、本発明の一態様においては、（１）低誘電率膜を基板上に形成する工程、（２）該低誘電率膜にUVを照射してキュアする工程、（３）UVブロッキング膜を積層する工程、（４）次の低誘電率膜を積層する工程、（５）該次の低誘電率膜にUVを照射してキュアする工程、を包含する多層接続構造の形成方法を提供する。
また、本発明の別の態様においては、（１）低誘電率膜をキュアするためのUVを選択する工程、（２）該UVの波長を吸収する材質を選択する工程、（３）基板上に該低誘電率膜を形成する工程、（４）該低誘電率膜に、選択したUVを照射してキュアする工程、（５）選択した該UVの波長を吸収する材質でUVブロッキング膜を積層する工程、（６）次の低誘電率膜を積層する工程、（７）該次の低誘電率膜に該UVを照射してキュアする工程、を包含する多層接続構造の形成方法を提供する。
更に、本発明のほかの態様においては、（１）第一の膜厚を有する第一の低誘電率膜を基板上に形成する工程、（２）該低誘電率膜にUVを照射してキュアし第二の膜厚を有する硬化第一低誘電率膜とする工程、（３）UVブロッキング膜を積層する工程、（４）第一の膜厚を有する第二の低誘電率膜を積層する工程、（５）該第二の低誘電率膜にUVを照射してキュアし第二の膜厚を有する硬化第二低誘電率膜とすると共に第三の膜厚を有する該硬化第一低誘電率膜とする工程であって、該第一の低誘電率膜の第二の膜厚から第三の膜厚への変化率は第一の膜厚から第二の膜厚への変化率の３０％以下（２５％、２０％、１５％、１０％、５％、及び前記数値の間の数値を含み、好ましくは２０％以下）とした工程、を包含する多層接続構造の形成方法を提供する。
上記の工程は繰り返し実施することにより２層以上の積層構造を形成することができる。なお、３回目以降の膜厚の変化率は上記の変化率よりも更に低くなる。上記の態様は更に以下に説明するいろいろな態様を少なくとも包含し、各態様における各要素は別の態様における各要素と相互に置換することができる。
上記したように、本発明の一形態では、low-k膜を使って層間接続を形成する際にUV照射を行う。UV照射によるキュアのために下層のlow-kへの影響が生ずるがそれを防ぐ為にブロッキング膜を用いる。すなわち、UVで膜を改質する技術においてインテグレーションを容易にする為に下層膜への影響を防ぐ必要があるが、本発明の一形態では、UVブロック膜を導入し、また、エッチストッパーにUVをブロックする機能を付与させると単一膜で両機能を実現することができる。
本願発明は以下の態様を包含するが、本願発明はそれらに限定されるものではない。また、ある態様におけるある要件は別の態様におけるほかの要件と相互に交換することができ、あらゆる組み合わせが可能である。
本願発明は以下の態様を包含するが、本願発明はそれらに限定されるものではない。また、ある態様におけるある要件は別の態様におけるほかの要件と相互に交換することができ、あらゆる組み合わせが可能である。
成膜と成膜装置
本発明は層間接続構造に広く適用することができ、ある態様においては、low-k膜、UVブロック膜、エッチストッパー膜で膜が構成され、好ましくはUVブロック膜とエッチストッパー膜が両者の機能を備えた単一膜からなる。導電体としては銅が好ましく用いられ、その他、ダマシンスキームにおいて、適宜ハードマスク、フォトレジスト、等が使用される。また、ある態様では、基板上に形成された配線層の表面にはパッシベーション保護膜が形成される。
本発明は層間接続構造に広く適用することができ、ある態様においては、low-k膜、UVブロック膜、エッチストッパー膜で膜が構成され、好ましくはUVブロック膜とエッチストッパー膜が両者の機能を備えた単一膜からなる。導電体としては銅が好ましく用いられ、その他、ダマシンスキームにおいて、適宜ハードマスク、フォトレジスト、等が使用される。また、ある態様では、基板上に形成された配線層の表面にはパッシベーション保護膜が形成される。
low-k膜
代表的なlow-k膜としては、Si含有炭化水素化合物（有機シラン）をあげることができるが、それに限定されず、low-k膜として機能する膜であれば用いることができる。
代表的なlow-k膜としては、Si含有炭化水素化合物（有機シラン）をあげることができるが、それに限定されず、low-k膜として機能する膜であれば用いることができる。
その他low-k膜としては、例えば、米国特許第6,348,407号、第6,818,570号、に開示のもの等を挙げることができる（これらの米国特許はここに参考文献として組み込まれる）。
low-k膜は、ある態様によれば、反応ガス供給器と容量結合方式を用いたプラズマCVDリアクタにより成膜することができる。例えば図１の模式図に示す装置を使うことができる。即ち、２対の導電性の平板電極（上部電極１、下部電極２）を反応室３内に平行に対向して置き、片側に例えば27MHz程度のRF電力5（使用する材料ガスの種類により適宜選択する）を印加し、もう片側を電気的に接地8することにより、電極間にプラズマを励起する。基板4は下部電極2上に載置する。下部ステージ（下部電極）2には温度調節機構が付けられ２００℃〜６００℃の範囲の所定温度に一定に保たれる。この状態で、気化器6によって気化された液体有機モノマー（例えばDMDMOS(ジメチルジメトキシシラン)、DEDEOS(ジエチルジエトキシオキシシラン)等）と不活性ガス、その他ドライガス等7を適宜混合し反応器へ送り込む。反応器3内は排気ダクト9から排気される。なお、好ましくは、気化器から反応器へガスを導入する配管、反応器上部のシャワーヘッドユニットは、加熱ヒーターで加熱制御され外側は保温材でカバーされる。
low-k膜は上記プロセス以外でも成膜することができ、製造装置も図１に記載のものに限定されない。なお、有機シランを使ったlow-k膜では一般に誘電率k＝２.５付近で機械的強度（EM: Elastic modulus）が４〜６GPa程度であり、従来のTEOS-SiO2の７０〜８０GPaに対し非常に低く、CMP、配線ボンディングやパッケージの後工程で受けるストレスに耐えることが難しい。本発明のある態様においては、上記のようなlow-k膜の改善を実現するが、機械強度が上記よりも優れたlow-k膜、誘電率が上記よりも高いlow-k膜であっても、UV照射によりキュアされる膜であれば、対象とすることができ、更に改善することができる。
エッチストッパー膜
本発明の好ましい態様によれば、これに限定されるものではないが、エッチストッパー膜とUVブロッキング膜を兼用する単一膜を形成する。そのような膜は、キュアに使用する波長での消衰係数と、low-k膜に対するセレクティビティを指標として選択することができる。例えば、消衰係数は使用する波長で０.２以上（０.３、０.４、０.５、０.６、０.７、０.８、０.９、及び前記数値の間の数値を含み、好ましくは０.４〜３.０）、low-k膜に対するセレクティビティが５：１〜２０：１（１０：１、１５：１、及び前記数値の間の数値を含み、好ましくは１０：１〜１５：１）を選択の指標とする。また、電気特性I.V値が１MV/cmで１E−８A/cm2以下（ある態様では１E−９A/cm2以下、好ましくは１E−１１A/cm2 〜１E−１０A/cm2 ）であることを更に選択の指標とすることもできる。
本発明の好ましい態様によれば、これに限定されるものではないが、エッチストッパー膜とUVブロッキング膜を兼用する単一膜を形成する。そのような膜は、キュアに使用する波長での消衰係数と、low-k膜に対するセレクティビティを指標として選択することができる。例えば、消衰係数は使用する波長で０.２以上（０.３、０.４、０.５、０.６、０.７、０.８、０.９、及び前記数値の間の数値を含み、好ましくは０.４〜３.０）、low-k膜に対するセレクティビティが５：１〜２０：１（１０：１、１５：１、及び前記数値の間の数値を含み、好ましくは１０：１〜１５：１）を選択の指標とする。また、電気特性I.V値が１MV/cmで１E−８A/cm2以下（ある態様では１E−９A/cm2以下、好ましくは１E−１１A/cm2 〜１E−１０A/cm2 ）であることを更に選択の指標とすることもできる。
このような膜としては、これらに限定されるものではないが、例えばSiC、SiCN、SiCO、及びSiNからなるグループより選ばれる材料により構成することができる（例えば、これらに限定されるものではないが、米国特許出願第10/616,163号、第10/643,200号、第10/682,180号、第10/722,179号等に開示されたものを使うことができ、これらの特許出願はここに参考文献として組み込まれる）。
また、ある態様では、UVブロッキング兼エッチストッパー膜は照射するUVの５０％以上（６０％、７０％、８０％、９０％、実質１００％、及び前記数値の間の数値を含み、好ましくは９０％〜９５％）を吸収するだけの厚みで成膜される。例えば、UVブロッキング兼エッチストッパー膜の厚みは１０nmから１００nm（２０nm、３０nm、４０nm、５０nm、６０nm、７０nm、８０nm、９０nm、及び前記数値の間の数値を含み、好ましくは２０nm〜５０nm）である。
なお、ある態様によれば、low-k膜のキュアは、UVの波長が１００nmから４００nm（１５０nm、２００nm、２５０nm、３００nm、３５０nm、及び前記数値の間の数値を含み、好ましくは１５０nm〜３００nm）、照射強度は１mW/cm2から１０００mW/cm2（１０mW/cm2、５０mW/cm2、１００mW/cm2、２００mW/cm2、５００mW/cm2、８００mW/cm2、及び前記数値の間の数値を含み、好ましくは１０mW/cm2 〜２００mW/cm2 ）、照射時間は５秒から３００秒（１０秒、２０秒、５０秒、１００秒、２００秒、及び前記数値の間の数値を含み、好ましくは６０秒〜３００秒）である。
次にSiC膜の場合の成膜について説明するが、その他の膜についても同様に実施することができる。
使用できる装置としては、これに限定されないが、例えば図２に示す反応ガス供給器と容量結合方式を用いたプラズマCVDリアクタを挙げることができる。２対の導電性の平板電極（上部電極1、下部電極2）を反応室3内に平行に対向して置き、片側に例えば２７MHzと４００kHzの２周波混合のRF電力5、10（周波数は対象の膜により適宜選択する）を印加し、もう片側を電気的に接地することにより、電極間にプラズマを励起する。基板4は下部電極2上に載置する。下部ステージ（下部電極）2には温度調節機構が付けられ２００℃〜６００℃の範囲の所定温度に一定に保たれる。このような状態で、気化器6によって気化された液体有機モノマー（Si(CH3)4等）と不活性ガス、その他ドライガス等7を混合し反応器へ送り込む。反応器3内は排気ダクト9から排気される。なお、好ましくは、気化器から反応器へガスを導入する配管、反応器上部のシャワーヘッドユニットは、加熱ヒーターで加熱制御され外側は保温材でカバーされる。
UV照射装置と膜への照射
次に、UV照射装置について説明する。図３は本発明で使用することができるUV照射装置の一態様である。UV照射が実施できる装置であれば、これに限定されない。この装置は、真空から大気圧周辺を制御できるチャンバ32とチャンバ上部に設置された紫外光照射ユニット27から構成されている。紫外光照射ユニット27は、連続またはパルス状に発光する紫外光発光体24と、該発光体に平行に対向して設置されたヒーター21と、紫外光発光体24とヒーター21との間にあって該ヒーター21と平行に対向したフィルター25と、からなる。該フィルター25は、均一なUV照射を実現するためのものであり、例えば合成石英で、チャンバを大気と遮断し、且つUVを透過するものであればよい。
次に、UV照射装置について説明する。図３は本発明で使用することができるUV照射装置の一態様である。UV照射が実施できる装置であれば、これに限定されない。この装置は、真空から大気圧周辺を制御できるチャンバ32とチャンバ上部に設置された紫外光照射ユニット27から構成されている。紫外光照射ユニット27は、連続またはパルス状に発光する紫外光発光体24と、該発光体に平行に対向して設置されたヒーター21と、紫外光発光体24とヒーター21との間にあって該ヒーター21と平行に対向したフィルター25と、からなる。該フィルター25は、均一なUV照射を実現するためのものであり、例えば合成石英で、チャンバを大気と遮断し、且つUVを透過するものであればよい。
紫外光照射ユニット27内の紫外光発光体24はチューブ形状で互いに平行に複数本配置され、図３のようにその発光体の配置位置は照度の均一化を目的として適正に配置されており、各紫外光発光体からの紫外光を薄膜に対し適切に反射するように反射板28が設けられており、反射板のその角度は照度の均一化が図れるよう調整可能となっている。この装置では、フィルターを設置したフランジ29を介して、真空から大気圧周辺を制御できるチャンバ32が、基板処理部と、前記チャンバ内に設置された連続またはパルス状に発光する紫外光発光体を有する紫外光発光部33とに、分離される。また、紫外光発光体は容易に取り外し交換可能な構造になっている。
フランジ29を介して複数のガス導入口23が設けられ、それらは均一な処理雰囲気を作る為にチャンバの軸線の周りに対称に配置されている。紫外光照射処理の工程において、チャンバ32内には、Ar、CO、CO2、C2H4、CH４、H2、He、Kr、Ne、N2、O2、Xe、アルコール系ガス及び有機系ガスから選択されるガスが導入され、圧力が０.１Torr〜大気圧付近（１Torr、１０Torr、５０Torr、１００Torr、１０００Torr、及び前記数値の間の数値を含み、好ましくは５０Torr〜１００Torr）に設定される。ヒーター21の温度が０℃〜６５０℃（１０℃、５０℃、１００℃、２００℃、３００℃、４００℃、５００℃、６００℃、及び前記数値の間の数値を含み、好ましくは３００℃から４５０℃）に設定され、その上に、ゲートバルブ30を通じて基板搬送口31から搬入された被処理体20である半導体基板が、紫外光発光体から適正な距離（１cmから１００cm、好ましくは３cm〜２０cm）で載置される。波長が１００nmから４００nm（１５０nm、２００nm、２５０nm、３００nm、３５０nm、及び前記数値の間の数値を含み、好ましくは１５０nm〜３００nm）で、出力が１mW/cm2から１０００mW/cm2(１０mW/cm2、５０mW/cm2、１００mW/cm2、２００mW/cm2、５００mW/cm2、８００mW/cm2、及び前記数値の間の数値を含み、好ましくは１０mW/cm2〜２００mW/cm2)の紫外光が、連続またはパルス状に１Hz〜１０００Hz（１０Hz、１００Hz、２００Hz、５００Hz、及び前記数値の間の数値を含む）、好ましくは０Hz（連続である場合は０Hzとなる）〜６０Hzで、半導体基板上の薄膜に対し照射される。照射時間は１秒〜２０分（５秒、１０秒、２０秒、５０秒、１００秒、２００秒、５００秒、１０００秒、及び前記数値の間の数値を含み、好ましくは６０秒〜６００秒）である。チャンバ32内部は排気口22を通じて排気される。この一連の処理をこの半導体製造装置は自動シーケンスで行っており、処理のステップとしてガス導入、紫外光照射、照射停止、ガス停止を実施する。
上記の照射条件はUVブロッキング膜及びlow-k膜との関係で適宜調整されるが、照射時間を長くすると硬化量は上昇し、照度が高いと硬化速度が上昇し、また、基板温度が高ければ硬化速度は上昇する。更に、リアクタ内をAr、He、N2などで満たし、それぞれについて硬化量や収縮速度を調べると異なった結果となり得るので、適宜選択する。
多層配線構造とその形成
多層配線構造は典型的にはシングルダマシンスキームやデュアルダマシンスキームにより構築することができ、以下説明するが、本発明はそれらに限定されるものではない。
多層配線構造は典型的にはシングルダマシンスキームやデュアルダマシンスキームにより構築することができ、以下説明するが、本発明はそれらに限定されるものではない。
シングルダマシン形成方法
シングルダマシンでは次のステップにより本発明を実施することができるが、本発明はこれらのステップに限定されるものではなく、その他、目的の構造により適宜変形して実施することができる。
シングルダマシンでは次のステップにより本発明を実施することができるが、本発明はこれらのステップに限定されるものではなく、その他、目的の構造により適宜変形して実施することができる。
（１）半導体基板40上に絶縁膜41とそれに埋め込まれた金属配線43上にパッシベーション保護膜42を成膜する（図４Ａ）。パッシベーション保護膜としては、独立した膜である必要はなく、例えば、金属表面を酸液（例えば、硝酸液）等で処理し、表面汚染物質を除去すると同時に表面にパッシベーション保護膜が形成される。また、パッシベーション保護膜としては、酸化膜蒸着するか、または有機平坦化層をスピンコートしてもよい。
（２）上記パッシベーション保護膜42上に一層目のlow-k膜44を成膜する（図４Ｂ）。
（３）上記low-k膜44上部からUVを照射しlow-k膜の改質を行い改質low-k膜44’を形成する（図４C）。
（４）上記改質low-k膜44’上部にハードマスク45を成膜後、フォトレジストを用いてパターニングし、ハードマスク45及びlow-k膜44’をエッチングし、さらにパッシベーション保護膜42を除去し、金属配線埋め込み用のヴィアの開口部分を作成する。
（５）ヴィアの開口部分に対し、バリアメタルを成膜する。
（６）上記バリアメタル上に銅シードを成膜し、電気めっき又は非電気めっきによりヴィアの銅めっき46を行う。
（７）上記、銅メッキ後、CMPにより平坦化を行う（図４Ｄ）。CMPによりハードマスク45は削られて薄くなる。
（８）上記研磨されたハードマスク45上にエッチストッパー47としてSiC、SiCN、SiCO、SiNのいずれかを成膜する（図４Ｅ）。
（９）上記エッチストッパー膜47上に二層目のlow-k膜48を成膜する（図４Ｆ）。
（１０）上記low-k膜48上部からUVを照射しlow-k膜の改質を行い改質low-k膜48’を形成する（図４Ｇ）。このとき一層目の改質low-k膜44’にＵＶが照射されるとさらに改質され再改質low-k膜44’’となる。
（１１）上記改質low-k膜48’上部にハードマスクを成膜後パターニングし、ハードマスク膜49及び改質low-k膜48’をエッチングし、その後、改質low-k膜とエッチストッパーの選択比を高くしたドライエッチングにより改質low-k膜への影響を小さくしてエッチストッパー47に開口部を設け、金属配線埋め込み用のトレンチの開口部分を作成する。
（１２）トレンチの開口部分に対し、バリアメタルを成膜する。
（１３）上記バリアメタル上に銅シードを成膜し、電気めっき又は非電気めっきによりトレンチに銅めっき401を行う。
（１４）上記、銅メッキ後、CMPにより平坦化を行う（図４Ｈ）。ハードマスク49は削られて薄くなる。
上記（４）のある態様では、low-k膜は、k＝２.３〜３.０（２.５、２.７、２.９、及び前記数値の間の数値を含み、好ましくは２.３〜２.７）、EM＝４GPa〜１０GPa（５GPa、６GPa、７GPa、８GPa、９GPa、及び前記数値の間の数値を含み、好ましくは４GPa〜９GPa）、膜厚＝２００nmから１０００nm（３００nm、５００nm、７５０nm、及び前記数値の間の数値を含み、好ましくは２００nｍ〜５００nm）である。また（６）のエッチストッパー膜47はある態様ではUVを９０%以上吸収するだけの消衰係数及び膜厚を有することが好ましい。また、（５）及び（８）のある態様では、波長が１００ nm から４００nm（１５０nm、２００nm、２５０nm、３００nm、３５０nm、及び前記数値の間の数値を含み、好ましくは１５０nm〜３００nm）でかつ出力が１mW/cm2から１０００mW/cm2（１０mW/cm2、５０mW/cm2、１００mW/cm2、２００mW/cm2、５００mW/cm2、８００mW/cm2、及び前記数値の間の数値を含み、好ましくは１０mW/cm2〜２００mW/cm2）の紫外光が、連続またはパルス状に１Hz〜１０００Hz（１０Hz、１００Hz、２００Hz、５００Hz、及び前記数値の間の数値を含む）、好ましくは０Hz〜６０Hzで半導体基板上の薄膜に対し照射される。照射時間は１秒〜２０分（５秒、１０秒、２０秒、５０秒、１００秒、２００秒、５００秒、１０００秒、及び前記数値の間の数値を含み、好ましくは１０秒〜３００秒、より好ましくは６０秒〜３００秒）である。
なお、上記（４）のハードマスクはSiO2または高密度low-k膜（例えば、水素原子量を低減して形成した膜）により形成し、ある態様では膜厚３０nmから７０nmであり、上記（７）におけるCMPで削られ、その膜厚は２０nmから４０nmに低減する。しかし、SiO2や高密度low-k膜はUVブロッキング機能が有意でなく、CMPにより残った膜により下層のlow-k膜の硬化を防ぐことは困難である。しかし、別の態様では、ハードマスクをSiC、SiN等で構成することもでき、この場合は、ハードマスクをUVブロッキング膜として機能させることができる。この場合のハードマスクは上記したエッチストッパーの特性と同等である。また、その他の態様では、エッチストッパーとハードマスクの両方をUVブロッキング膜として構成することもできる。
デュアルダマシン形成方法
以下にデュアルダマシンスキームの一例を示すが、本発明はこれに限定されるものではない。
以下にデュアルダマシンスキームの一例を示すが、本発明はこれに限定されるものではない。
（１）半導体基板50上に絶縁膜51とそれに埋め込まれた金属配線53上にパッシベーション保護膜52を成膜する（図５Ａ）。
（２）上記パッシベーション保護膜52上に一層目のlow-k膜54を成膜する（図５Ｂ）。なお、ヴィアとトレンチとの境界にはSiO2、SiN等からなる薄いエッチストッパー（不図示）を設けるが、UVブロッキング作用は有意でない。
（３）上記low-k膜54上部からUVを照射しlow-k膜の改質を行い改質low-k膜54’を形成する（図５Ｃ）。
（４）上記改質low-k膜54’上部にハードマスク55を成膜後パターニングし、ハードマスク55及びlow-k膜54’をエッチングし、さらにパッシベーション保護膜52を除去し、金属配線埋め込み用のヴィア／トレンチの開口部分を作成する。なお、ヴィアを先に形成する場合は、ヴィアを形成した後、フォトレジスト（またはSOGやスラムと称する有機物）でヴィアを塞ぎ、その後でトレンチのエッチングを行う。また、トレンチを先に形成する場合は、トレンチ形成後、フォトレジスト（またはSOGやスラムと称する有機物）でトレンチを塞ぎ、その後でヴィアのエッチングを行う。
（５）ヴィア／トレンチの開口部分に対し、バリアメタルを成膜する。
（６）上記バリアメタル上に銅シードを成膜し、電気めっき又は非電気めっきによりヴィア／トレンチの銅めっき56を行う。
（７）上記、銅メッキ後、CMPにより平坦化を行う（図５Ｄ）。ＣＭＰによりハードマスク55は削られて薄くなる。
（８）上記銅メッキ上にエッチストッパー57としてSiC、SiCN、SiCO、SiNのいずれかを成膜する（図５Ｅ）。
（９）上記エッチストッパー膜57上に二層目のlow-k膜58を成膜する（図５Ｆ）。
（１０）上記low-k膜58上部からUVを照射しlow-k膜58の改質を行い改質low-k膜58’を形成する（図５Ｇ）。このとき一層目の改質low-k膜54’にＵＶが照射されるとさらに改質され再改質low-k膜54’’となる。
（１１）上記改質low-k膜58’上部にハードマスク59を成膜後パターニングし、ハードマスク59及びlow-k膜58’をエッチングし、金属配線埋め込み用のヴィア／トレンチの開口部分を作成する。ここで、ヴィアを先に形成する場合も、トレンチを先に形成する場合も、ヴィアを形成した後、low-k膜とエッチストッパーの選択比を高くしたドライエッチングによりlow-k膜への影響を小さくしてエッチストッパーに開口部を設ける。
（１２）ヴィア／トレンチの開口部分に対し、バリアメタルを成膜する。
（１３）上記バリアメタル上に銅シードを成膜し、電気めっきもしくは非電気めっきによりヴィア／トレンチの銅めっき501を行う。
（１４）上記、銅メッキ後、CMPにより平坦化を行う（図５Ｈ）。ＣＭＰによりハードマスク59は削られ薄くなる。
上記（４）のある態様において、low-k膜は、k＝２.３〜３.０（２.５、２.７、２.９、及び前記数値の間の数値を含み、好ましくは２.３〜２.７）、EM＝４GPa〜１０GPa（５GPa、６GPa、７GPa、８GPa、９GPa、及び前記数値の間の数値を含み、好ましくは４GPa〜９GPa）、膜厚＝２００nmから１０００nm（３００nm、５００nm、７５０nm、及び前記数値の間の数値を含み、好ましくは２００nm〜５００nm）である。また（６）のエッチストッパー膜はある態様ではUVを５０%以上吸収するだけの消衰係数及び膜厚を有することが好ましい。また、また、（５）及び（８）のある態様において、波長が１００ nm から４００nm（１５０nm、２００nm、２５０nm、３００nm、３５０nm、及び前記数値の間の数値を含み、好ましくは１５０nm〜３００nm）でかつ出力が１mW/cm2から１０００mW/cm2(１０mW/cm2、５０mW/cm2、１００mW/cm2、２００mW/cm2、５００mW/cm2、８００mW/cm2、及び前記数値の間の数値を含み、好ましくは１５０mW/cm2〜３００mW/cm2）の紫外光を、連続またはパルス状に１Hz〜１０００Hz（１０Hz、１００Hz、２００Hz、５００Hz、及び前記数値の間の数値を含む）、好ましくは０Hz〜６０Hzで半導体基板上の薄膜に対し照射する。照射時間は１秒〜２０分（５秒、１０秒、２０秒、５０秒、１００秒、２００秒、５００秒、１０００秒、及び前記数値の間の数値を含み、好ましくは５秒から３００秒、より好ましくは６０秒〜３００秒）である。
なお、前記シングルダマシンスキームと同様、上記（４）のハードマスクはSiO2または高密度low-k膜（例えば水素原子量を低減して形成した膜）により形成し、ある態様では膜厚３０nmから７０nmであり、上記（１１）におけるCMPで削られ膜厚が２０nmから４０nmに低減する。しかし、SiO2や高密度low-k膜はUVブロッキング機能が有意でなく、CMPにより残った膜により下層のlow-k膜の硬化を防ぐことは困難である。しかし、別の態様では、ハードマスクをSiC、SiN等で構成することもでき、この場合は、ハードマスクをUVブロッキング膜として機能させることができる。この場合のハードマスクは上記したエッチストッパーの特性と同等である。また、その他の態様では、エッチストッパーとハードマスクの両方をUVブロッキング膜として構成することもできる。
以下に本発明の実施例を示すが、本発明はこれに限定されるものではない。
プロセス及び照射条件
まず、図１に示す装置を用いて、1,3-ジメトキシ−テトラメチルジシロキサン （DMOTMDS）を材料ガスとしたlow-k膜61を膜厚５００nmでシリコン基板60上（直径３００ｍｍ）に成膜した（図６Ａ）。なお、成膜条件は以下の通りである。ＤＭＯＴＭＤＳ：２００sccm、Ｏ２：１００sccm、Ｈｅ：２００sccm、ＲＦ電力（２７.１２ＭＨｚ）：２.５Ｗ／ｃｍ２、基板温度：３６０℃、圧力：６６５Ｐａ。次に図３に示す装置を用いて、UVを以下の条件にて該基板に照射し該low-k膜61を改質し改質low-k膜61’を得た（図６Ｂ）。
まず、図１に示す装置を用いて、1,3-ジメトキシ−テトラメチルジシロキサン （DMOTMDS）を材料ガスとしたlow-k膜61を膜厚５００nmでシリコン基板60上（直径３００ｍｍ）に成膜した（図６Ａ）。なお、成膜条件は以下の通りである。ＤＭＯＴＭＤＳ：２００sccm、Ｏ２：１００sccm、Ｈｅ：２００sccm、ＲＦ電力（２７.１２ＭＨｚ）：２.５Ｗ／ｃｍ２、基板温度：３６０℃、圧力：６６５Ｐａ。次に図３に示す装置を用いて、UVを以下の条件にて該基板に照射し該low-k膜61を改質し改質low-k膜61’を得た（図６Ｂ）。
処理時間：６０秒
UV波長：１７２nm
照度：１０mW/cm2
N2：４０００sccm
圧力：５０Torr
ヒーター温度：４３０℃
UV波長：１７２nm
照度：１０mW/cm2
N2：４０００sccm
圧力：５０Torr
ヒーター温度：４３０℃
続いて、図２に示す装置を用いて、SiC膜62を膜厚５０nmで上記改質low-k膜61’上に成膜した（図６Ｃ）。SiC膜62の成膜条件は以下の通りである。テトラメチルシラン (TMS)：７００sccm、Ｈｅ：３１５０sccm、RF電力（２７.１２MHz）：６５０Ｗ、RF電力（４００kHz）：１８０Ｗ、基板温度：３６０℃、圧力：６６５Ｐａ。なお、図１に示す装置と図２に示す装置は共通部分は同一装置である。
次に、DMOTMDSを材料ガスとしたlow-k膜63を膜厚５００nmでSiC膜62上に成膜した（図６Ｄ）。条件は１層目のlow-k膜の成膜条件と同じである。
続いて、第一回目のＵＶ照射と同様にして、UVを以下の条件にて該基板に照射し該low-k膜63を改質し改質low-k膜63’を得た（図６Ｅ）。なお、この際、一層目の改質low-k膜61’がＵＶ照射を受けると更に改質され再改質low-k膜61’’となる。
処理時間：６０秒
照度：１０mW/cm2
N2：４０００sccm
圧力：５０Torr
ヒーター温度：４３０℃
照度：１０mW/cm2
N2：４０００sccm
圧力：５０Torr
ヒーター温度：４３０℃
照射結果
一回目の照射によって１層目のlow-k膜61は３.９%収縮した。該low-k膜上にエッチストッパーのSiC膜62を、さらにその上に２層目のlow-k膜63を成膜し２回目のUVを照射した結果、２層目のlow-k膜は４.３％収縮したが、１層目のlow-k膜61’の収縮量は０.８%で、SiC膜62がUVをブロックしていることが確認された。
一回目の照射によって１層目のlow-k膜61は３.９%収縮した。該low-k膜上にエッチストッパーのSiC膜62を、さらにその上に２層目のlow-k膜63を成膜し２回目のUVを照射した結果、２層目のlow-k膜は４.３％収縮したが、１層目のlow-k膜61’の収縮量は０.８%で、SiC膜62がUVをブロックしていることが確認された。
図７に今回用いたSiC膜の反射率と消衰係数（ｋ）のグラフを示す。今回用いたUVの波長が１７２nmを中心とし、かつSiC膜の消衰係数（ｋ）が２００nm以下では1に近いことから、UVがSiC膜によって吸収されたと考えられる。
第一層のlow-k膜：
初期膜厚： ５１４nm
一回目UV照射後：４９４nm（変化量＝２０nm：−３.９%）
二回目UV照射後：４９０nm（変化量＝４nm：−０.８%）
第二層のlow-k膜：
初期膜厚： ５１１nm
二回目UV照射後：４８９nm（変化量＝２２nm：−４.３%）
初期膜厚： ５１４nm
一回目UV照射後：４９４nm（変化量＝２０nm：−３.９%）
二回目UV照射後：４９０nm（変化量＝４nm：−０.８%）
第二層のlow-k膜：
初期膜厚： ５１１nm
二回目UV照射後：４８９nm（変化量＝２２nm：−４.３%）
なお、UVブロッキング膜によるUV光のブロッキングは、UV光の透過率あるいは吸収率（％）として捉えることができ、一般に、光の吸収はI=I0exp(-4πkd/λ)（λ：UV光の波長（nm）、ｋ：消衰係数、ｄ：膜厚（nm））で表すことができるので、吸収率A（％）はA=１００−I／I0×１００となる。以下に示す表は波長１９３nmでの吸収率A（％）を示したものである。この表にあるように膜厚ｄ、消衰係数ｋにより吸収率Aを求めることができるので、使用するUV光のブロッキングが十分に行えるように適宜、膜厚及びｋを調整し所望の吸収率になるように設定することができる。なお、ｋは成膜プロセス条件により制御することが可能である。
本発明の一つあるいは2つ以上の態様によれば、膜の機械的強度を改善するとともに、目的とする膜に対し選択的に改善が行え、より微細な高集積な次世代の半導体素子の加工が容易となり、信頼性が高い半導体を供給することができる。
Claims (24)
- プラズマCVD装置を使って、半導体基板上に膜の多層接続構造を形成する方法であって、
前記半導体基板上に第１低誘電率膜を堆積する工程と、
前記第１低誘電率膜に所定の波長の紫外線（UV）を照射してキュアする工程と、
前記第１低誘電率膜の上にUVブロッキング膜を堆積する工程と、
前記UVブロッキング膜の上に第２低誘電率膜を堆積する工程と、
前記第２低誘電率膜に所定の波長のUVを照射してキュアする工程と、
から成る方法。 - 請求項１に記載の方法であって、前記UVブロッキング膜は、前記所定の波長の紫外線に対して０.２以上の消衰係数を有する、ところの方法。
- 請求項１に記載の方法であって、前記UVブロッキング膜は、照射されるUVの少なくとも５０％を吸収するだけの膜厚を有する、ところの方法。
- 請求項３に記載の方法であって、前記UVブロッキング膜は、１０nmから１００nmの膜厚を有する、ところの方法。
- 請求項２に記載の方法であって、前記UVブロッキング膜は、SiC、SiCN、SiCO、及びSiNのいずれかの材料から形成される、ところの方法。
- 請求項１に記載の方法であって、前記所定の波長は、１００nmから４００nmである、ところの方法。
- 請求項１に記載の方法であって、さらに、前記第２低誘電率膜にUVを照射してキュアした後、前記第２低誘電率膜と前記UVブロッキング膜をエッチングする工程を含む、方法。
- 請求項７に記載の方法であって、前記エッチングする工程において、前記UVブロッキング膜がエッチストッパー膜としても機能する、ところの方法。
- 請求項１に記載の方法であって、前記キュアする工程で使用するUVは、波長が１００nmから４００nm、照射強度が１mW/cm2から１０００mW/cm2、照射時間が５秒から３００秒である、ところの方法。
- 請求項１に記載の方法であって、前記キュアする工程は、前記半導体基板の温度を５０℃から６００℃に保持する工程を含む、ところの方法。
- 請求項１に記載の方法であって、前記キュアする工程は、Ar、He、CO2またはN2を導入する工程を含む、ところの方法。
- 請求項１に記載の方法であって、前記第１低誘電率膜は、前記半導体基板上に形成された配線層及びパッシベーション保護膜の上に形成される、ところの方法。
- 請求項１に記載の方法であって、さらに、前記第１低誘電率膜をキュアする工程の後に、ハードマスクを成膜する工程と、パターニングする工程と、エッチングする工程と、ヴィアまたはヴィア／トレンチを形成する工程と、CMP処理する工程と、を含む方法。
- プラズマCVD装置を使って、半導体基板上に膜の多層接続構造を形成する方法であって、
低誘電率膜をキュアするために、所定の波長の紫外線（UV）を選択する工程と、
前記所定の波長のUVを吸収する材料を、所定の指標に基づいて選択する工程と、
前記半導体基板上に第１低誘電率膜を堆積する工程と、
前記第１低誘電率膜に選択した前記所定の波長のUVを照射してキュアする工程と、
前記第１低誘電率膜の上に、選択した前記材料から成るUVブロッキング膜を堆積する工程と、
前記UVブロッキング膜の上に第２低誘電率膜を堆積する工程と、
前記第２低誘電率膜に選択した前記所定の波長のUVを照射してキュアする工程と、
から成る方法。 - 請求項１４に記載の方法であって、前記所定の指標は、前記所定の波長での消衰係数及び第１低誘電率膜に対するエッチングセレクティビティから成る、ところの方法。
- 請求項１５に記載の方法であって、前記消衰係数は前記所定の波長が２００nmで０.２以上であり、前記第１低誘電率膜に対するエッチングセレクティビティは５：１〜２０：１である、ところの方法。
- 請求項１５に記載の方法であって、前記所定の指標は、さらに、電気特性I.V値が１MV/cmで、１E−１１A/cm2から１E−８A/cm2であることを含む、ところの方法。
- プラズマCVD装置を使って、半導体基板上に膜の多層接続構造を形成する方法であって、
第一の膜厚を有する第１低誘電率膜を前記半導体基板上に堆積する工程と、
前記第１低誘電率膜に所定の波長のUVを照射してキュアする工程であって、その結果、前記第１低誘電率膜の膜厚が第二の膜厚に変化するところの工程と、
前記第１低誘電率膜の上にUVブロッキング膜を堆積する工程と、
前記UVブロッキング膜の上に、前記第一の膜厚を有する第２低誘電率膜を堆積する工程と、
前記第２低誘電率膜に所定の波長のUVを照射してキュアする工程であって、その結果、前記第２低誘電率膜の膜厚は前記第二の膜厚に変化し、同時に前記第１低誘電率膜の膜厚は第三の膜厚に変化し、前記第１低誘電率膜の前記第二の膜厚から前記第三の膜厚への変化率は、前記第一の膜厚から前記第二の膜厚への変化率の１％から３０％である、ところの工程と、
から成る方法。 - 請求項１８に記載の方法であって、前記UVブロッキング膜はエッチストッパー膜としても機能する、ところの方法。
- 請求項１から１９のいずれかに記載の方法において、キュアする工程で使用される、紫外線を照射するための紫外線照射装置であって、
排気可能なチャンバと、
前記チャンバ内に処理ガスを導入するためのガス供給手段と、
前記チャンバ内部で前記半導体基板を支持しかつ所定の温度に保持するためのヒーターと、
前記チャンバの上部に設けられ、前記半導体基板上に成膜された膜に向かって所定の波長の紫外線を照射するための紫外光照射ユニットと、
から成る紫外線照射装置。 - 請求項２０に記載の紫外線照射装置であって、前記紫外光照射ユニットは、連続またはパルス状に発光する紫外線発光体と、前記紫外線発光体と前記半導体基板との間に配置されるフィルターとを含む、ところの紫外線照射装置。
- 請求項２１に記載の紫外線照射装置であって、前記フィルターはフランジに固定された合成石英から成り、前記チャンバを基板処理部と紫外光発光部とに分離する、ところの紫外線照射装置。
- 請求項２１に記載の紫外線照射装置であって、前記紫外線発光体は、互いに平行に配置されたチューブ形状を有する複数の紫外線発光体から成り、各前記紫外線発光体は紫外光を被処理体に対し均一に照射するための反射板を有する、ところの紫外線照射装置。
- 請求項２０に記載の紫外線照射装置であって、前記所定の波長は、１００nmから４００nmである、ところの紫外線照射装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US63509704P | 2004-12-09 | 2004-12-09 | |
| US60/635,097 | 2004-12-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006165573A true JP2006165573A (ja) | 2006-06-22 |
| JP4727403B2 JP4727403B2 (ja) | 2011-07-20 |
Family
ID=36667151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005353131A Active JP4727403B2 (ja) | 2004-12-09 | 2005-12-07 | 半導体デバイスの層間接続の形成方法及び装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7354852B2 (ja) |
| JP (1) | JP4727403B2 (ja) |
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| US8629068B1 (en) | 2005-04-26 | 2014-01-14 | Novellus Systems, Inc. | Multi-station sequential curing of dielectric films |
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Also Published As
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|---|---|
| US7354852B2 (en) | 2008-04-08 |
| US20060160352A1 (en) | 2006-07-20 |
| JP4727403B2 (ja) | 2011-07-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080331 |
|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100826 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100901 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101026 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101220 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110218 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |