JP5102618B2 - ＳｉＣＯＨ誘電体膜を形成する方法 - Google Patents

ＳｉＣＯＨ誘電体膜を形成する方法 Download PDF

Info

Publication number
JP5102618B2
JP5102618B2 JP2007527209A JP2007527209A JP5102618B2 JP 5102618 B2 JP5102618 B2 JP 5102618B2 JP 2007527209 A JP2007527209 A JP 2007527209A JP 2007527209 A JP2007527209 A JP 2007527209A JP 5102618 B2 JP5102618 B2 JP 5102618B2
Authority
JP
Japan
Prior art keywords
dielectric film
sicoh
film
dielectric
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007527209A
Other languages
English (en)
Other versions
JP2008511135A (ja
Inventor
カレガリ、アレッサンドロ、シー
コーエン、スティーブン、エー
ドアニー、フアド、イー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2008511135A publication Critical patent/JP2008511135A/ja
Application granted granted Critical
Publication of JP5102618B2 publication Critical patent/JP5102618B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02354—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light using a coherent radiation, e.g. a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/249921—Web or sheet containing structurally defined element or component
    • Y10T428/249953—Composite having voids in a component [e.g., porous, cellular, etc.]
    • Y10T428/249978—Voids specified as micro

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Optics & Photonics (AREA)
  • Plasma & Fusion (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Description

本発明は、後工程（ＢＥＯＬ；back-end-of-the-line）用途のような半導体用途に用いるための誘電体膜の製造方法に関し、特に、誘電率（ｋ）が低く、漏れ電流が改善され、膜の信頼性が改善された、Ｃドープ酸化物（ＣＤＯ）とも呼ばれるＳｉ、Ｃ、Ｏ及びＨ原子（以下「ＳｉＣＯＨ」）を含む誘電体膜の製造方法に関する。本発明はまた、本発明の方法を用いて製造された誘電体膜、並びに、創意に富んだ誘電体膜を含む相互接続構造体のような電子構造体に関する。
近年のＵＬＳＩ（ultra large scale integration）回路において用いられる電子装置の寸法の継続的な縮小により、ＢＥＯＬメタライゼーションの抵抗が増大するとともに、層内及び層間誘電体のキャパシタンスが増大している。これらの組み合わされた影響が、ＵＬＳＩ電子装置における信号遅延を増大させる。将来のＵＬＳＩ回路のスイッチング性能を改善するために、低誘電率（ｋ）の絶縁体、特に、酸化シリコンよりかなり低いｋを有する絶縁体が、キャパシタンスを減少させるのに必要とされる。低いｋ値を有する誘電体材料（すなわち誘電体）が市販されている。こうした市販の材料の１つは、例えば、約２．０の誘電率を有するポリテトラフルオロエチレン（「ＰＴＦＥ」）である。しかしながら、ほとんどの市販の誘電体材料は、３００℃を上回る温度に曝されたときに熱的に安定ではない。現在のＵＬＳＩチップにおける低ｋ誘電体の集積は、少なくとも４００℃の熱的安定性を要求する。
ＵＬＳＩ装置での用途のために検討されてきた低ｋ材料は、メチルシロキサン、メチルシルセスキオキサン、並びに他の有機及び無機ポリマーのようなＳｉ、Ｃ、Ｏ及びＨ原子を含むポリマーからなる。例えば、非特許文献１は、膜がスピン・オン技術によって作成されるときに相互接続構造体への集積に必要とされる厚さに達したときに、これらの材料の幾つかがクラックを容易に伝播するとしても、熱的安定性の要件を満たすように思える材料を記載している。さらに、これらの従来技術の前駆材料は、高コストであり、大量生産に用いるには高すぎる。さらに、超大規模集積（「ＶＬＳＩ」）チップ及びＵＬＳＩチップのほとんどの製造ステップは、プラズマ増強化学的気相堆積技術又は物理的気相堆積技術によって実行される。
既に導入された利用可能な処理装置を用いてプラズマ増強化学気相堆積（ＰＥＣＶＤ）技術によって低ｋ材料を製造することができれば、製造プロセスにおけるその集積が簡単化し、製造コストが低下し、有害廃棄物の発生量が減少する。特許文献１及び特許文献２は、３．６以下の誘電率を有し、非常に低いクラック伝播速度を呈する、Ｓｉ、Ｃ、Ｏ及びＨ原子を含む低誘電率材料を記載している。
特許文献３、特許文献４、特許文献５及び特許文献６は、Ｓｉ、Ｃ、Ｏ及びＨ原子からなるマトリクス相（matrix phase)と、主にＣ及びＨからなる別の相とからなる多相低ｋ誘電体材料を記載している。上記の特許において開示された誘電体材料は、３．２以下の誘電率を有する。
特許文献７は、第１相がＳｉＣＯＨ材料から形成された、２つ又はそれ以上の相を有する低ｋ誘電体材料を記載している。低ｋ誘電体材料は、プラズマ増強化学気相堆積チャンバ内で、Ｓｉ、Ｃ、Ｏ及びＨ原子を含む第１前駆体ガスと、主にＣ、Ｈ、及び、随意的にＦ、Ｎ並びにＯを含有する少なくとも第２前駆体ガスとを反応させることによって与えられる。
米国特許第６，１４７，００９号 米国特許第６，４９７，９６３号 米国特許第６，３１２，７９３号 米国特許第６，４４１，４９１号 米国特許第６，５４１，３９８号 米国特許第６，４７９，１１０号Ｂ２ 米国特許第６，４３７，４４３号 米国特許第６，３９５，６５０号 Ｎ．Ｈａｃｋｅｒ他、「Ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｎｅｗ ｌｏｗ ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ ｓｐｉｎ−ｏｎ ｓｉｌｉｃｏｎ ｏｘｉｄｅ ｂａｓｅｄ ｄｉｅｌｅｃｔｒｉｃｓ」、Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．４７６（１９９７）：２５
低ｋのＳｉＣＯＨ誘電体膜の製造方法の多くの開示があるにもかかわらず、従来技術のＳｉＣＯＨ膜は、ＳｉＣＯＨ膜を含む装置の漏れ電流を増加させるＣ原子（典型的には１０−２０原子％又はそれ以上）を高濃度で含有する。漏れ電流の増加は、膜の絶縁特性を低下させ、それにより膜の信頼性に悪影響を及ぼす。したがって、誘電率及び／又はＳｉＣＯＨ膜の信頼性に影響を及ぼさない方法を用いて、漏れ電流が改善されたＳｉＣＯＨ膜を提供する必要がある。
本発明は、深紫外線（ＤＵＶ）レーザ・アニールを受けない従来技術のＳｉＣＯＨ誘電体膜を含む従来技術の誘電体膜に比べて改善された絶縁特性を有する、ＳｉＣＯＨ誘電体膜の製造方法を提供する。改善された特性は、ＳｉＣＯＨ誘電体膜の誘電率に悪影響を及ぼす（増加させる）ことなく達成される、電流漏れの減少を含む。本発明によれば、堆積されたＳｉＣＯＨ誘電体膜にＤＵＶレーザ・アニール・ステップを行うことにより、減少された電流漏れ及び改善された信頼性を呈するＳｉＣＯＨ誘電体膜が得られる。本発明者らは、本発明のＤＵＶレーザ・アニール・ステップは、おそらく、膜から弱く結合されたＣを除去し、それにより漏れ電流を改善すると考えている。
ＳｉＣＯＨ誘電体膜を含む多くの誘電体膜を安定化させるために、現在電子ビームが用いられている。電子ビーム処理を用いる欠点は、弱く結合したＣが膜から通常除去されず、導入された電子が膜に望ましくない変化を引き起こすことである。高温アニーリング（５００℃乃至６００℃のオーダー）はまた、通常Ｃを除去せず、したがって膜を安定化させることができない。ＳｉＣＯＨ誘電体膜の品質を改善するためには、Ｃ原子と深ＵＶとの間の光反応が必要とされる。
大まかには、本発明の方法は、基板の表面上にＳｉ、Ｃ、Ｏ及びＨ原子を含む誘電体膜を提供するステップと、深紫外（ＤＵＶ）レーザを用いて前記誘電体膜に照射して、誘電体膜内に、ＤＵＶレーザ処理されていないＳｉＣＯＨ膜に比べて膜の絶縁特性を改善する光化学反応を起こさせるステップと、
を含む。
前述の方法に加えて、本発明はまた、ＤＵＶ処理されていないＳｉＣＯＨ膜に比べて改善された絶縁特性、すなわち減少された漏れ電流を有するＳｉＣＯＨ誘電体膜を提供する。
大まかには、本発明の誘電体膜は、Ｓｉ、Ｃ、Ｏ及びＨ原子を含む誘電体材料からなり、この誘電体材料は、共有結合三次元網目構造、２．８以下の誘電率、及び実質的にＳｉＯ２と同等の反射スペクトルを有する。
「実質的にＳｉＯ２と同等の」とは、ＳｉＣＯＨ誘電体膜が、図６に示すようにＳｉＯ２の典型であるＤＵＶ（２４８ｎｍ）における約６０％反射率を有することを意味し、ＳｉＯ２とレーザ・アニーリングされたＳｉＣＯＨ膜は、ほぼ同じ反射スペクトルを有する。暴露されないＳｉＣＯＨ膜については、ＤＵＶにおける反射率は低く（およそ２０％）、Ｃ原子に起因する吸収を示す。
上述のように、本発明のＤＵＶ処理されたＳｉＣＯＨ誘電体膜は、ＤＵＶ処理されていないＳｉＣＯＨ誘電体膜に比べて、改善された絶縁特性を有する。改善された絶縁特性は、この膜が電子構造体に用いられたときに観測される、減少された漏れ電流を含む。特に、ＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜は、ＤＵＶレーザ処理されていない（すなわち堆積時の）ＳｉＣＯＨ誘電体に比べて、漏れ電流が少なくとも１から数オーダー小さい電流密度を有する。これは図８に示されており、ＣリッチＳｉＣＯＨ膜は堆積時に非常に高い漏れ電流を有し（図８のオフスケール）、レーザ・アニーリング後の漏れ電流は−２Ｖのときの約１０−７Ａ／ｃｍ２と大きく減少する。この特定のサンプルについての反射スペクトルが図７に示されている。レーザ・アニーリング前に、ＳｉＣＯＨ膜は、ＤＵＶにおいて低い反射率（およそ１５％）を有し（カーブＣ）、レーザ・アニーリング後に、反射率はＤＵＶにおいて約６０％であり、これはＳｉＯ２膜の典型である（カーブＤ）。
本発明はまた、本発明のＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜を含む少なくとも１つの絶縁体材料を有する電子構造体に関する。ＤＵＶレーザ処理ＳｉＣＯＨ誘電体からなる少なくとも１つの誘電体膜は、電子構造体内に、層間及び／又は層内誘電体層、キャッピング層、及び／又はハードマスク／研磨止め層を備えることができる。
改善された絶縁特性を有するＳｉＣＯＨ誘電体材料、ＤＵＶレーザ処理されたＳｉＣＯＨ誘電体膜、及びこれらを含む電子構造体の製造方法を説明するものである本発明を、ここで詳しく説明する。本発明の方法によれば、ＳｉＣＯＨ誘電体膜１２が、例えば図１に示されるように基板１０の表面上に形成される。基板１０に関連して用いられたときの「基板」という用語は、半導体材料、絶縁体材料、導電体材料、又は多重層構造体を含むこれらのいずれかの組み合わせを含む。したがって、例えば、基板１０は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及び他のＩＩＩ／Ｖ又はＩＩ／ＶＩ化合物半導体のような半導体材料とすることができる。半導体基板１０はまた、例えば、Ｓｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン−オン−インシュレータ（ＳＯＩ）又はシリコン・ゲルマニウム−オン−インシュレータ（ＳＧＯＩ）といった多層基板を含むことができる。基板１０が絶縁体材料であるときには、絶縁体材料は、有機絶縁体、無機絶縁体、又は多重層を含むこれらの組み合わせとすることができる。基板１０が導電体材料であるときには、基板１０は、例えば、ポリＳｉ、金属元素、金属元素合金、金属ケイ化物、金属窒化物、及び多重層を含むこれらの組み合わせを含むことができる。
幾つかの実施形態においては、基板１０は、半導体材料と絶縁体材料との組み合わせ、半導体材料と導電体材料との組み合わせ、又は半導体材料と絶縁体材料と導電体材料との組み合わせを含む。上記の組み合わせを含む基板の例は、相互接続構造体である。
ＳｉＣＯＨ誘電体膜１２は、典型的には、プラズマ増強化学気相堆積法（ＰＥＣＶＤ）を用いて堆積される。ＰＥＣＶＤに加えて、本発明はまた、化学気相堆積法（ＣＶＤ）、高密度プラズマ（ＨＤＰ）堆積法、パルスＰＥＣＶＤ、スピン・オン塗布、又は他の関連する方法を用いてＳｉＣＯＨ誘電体膜１２を形成することを考慮している。堆積された誘電体膜１２の厚さは変化させることができ、堆積された誘電体膜１２に関する典型的な範囲は５０ｎｍから１μｍであり、１００から５００ｎｍの厚さがより典型的である。
典型的には、ＳｉＣＯＨ誘電体膜は、特許文献１、特許文献２、特許文献３、特許文献４、特許文献５、特許文献６、及び特許文献７に開示された処理技術を用いて堆積される。
特に、ＳｉＣＯＨ誘電体膜１２は、少なくともＳｉ、Ｃ、Ｏ及びＨ原子を含む第１前駆体（液体、ガス、又は蒸気）と、Ｈｅ又はＡｒのような不活性キャリアとを、ＰＥＣＶＤ反応器であることが好ましい反応器内に与え、次に、ＳｉＣＯＨ誘電体材料を形成するのに効果的な条件を用いて前述の第１前駆体から誘導された膜を適切な基板上に堆積させることによって形成される。本発明はまた、第１前駆体とＯ２、ＣＯ２又はこれらの組み合わせのような酸化剤との混合を与え、それにより、反応器内の反応物を安定化させ、基板１０上に堆積された誘電体膜１２の均一性を改善する。
第１前駆体に加えて、Ｃ、Ｈ、及び随意的にＯ、Ｆ及びＮ原子を含む第２前駆体（ガス、液体又は蒸気）を用いることができる。随意的に、Ｇｅを含む第３前駆体（ガス、液体又は蒸気）を用いることもできる。
第１前駆体は、１，３，５，７−テトラメチルシクロテトラシロキサン（「ＴＭＣＴＳ」又は「Ｃ４Ｈ１６Ｏ４Ｓｉ４」）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ジエトキシメチルシラン（ＤＥＭＳ）、ジメチルジメトキシシラン（ＤＭＤＭＯＳ）、ジエチルメトキシシラン（ＤＥＤＭＯＳ）並びに関連する環状及び非環状シラン、シロキサンなどのようなＳｉＣＯＨ成分を含む環構造をもつ有機分子から選択される。
使用できる第２前駆体は、炭化水素分子である。例えばエチレンのような任意の炭化水素分子をも用いることができるが、第２前駆体は、環構造をもつ、好ましくは分子内に存在する１以上の環をもつか又は環に結合した分岐鎖をもつ、炭化水素分子からなる群から選択される。特に有用なのは縮合環（fused ring)を含む化学種であり、少なくともその１つはヘテロ原子、優先的には酸素を含む。これらの化学種のうち、最も適切なのは大きな環ひずみを与えるサイズの環、すなわち、３ないしは４原子及び／又は７以上の原子の環を含むものである。特に魅力的なのは、酸化シクロペンテン（「ＣＰＯ」又は「Ｃ５Ｈ８Ｏ」）のようなオキサ二環式化合物（ｏｘａｂｉｃｙｃｌｉｃｓ）として知られる化合物族のメンバーである。同じく有用なのは、炭化水素環に結合した分岐第三級ブチル（ｔ−ブチル）及びイソプロピル（ｉ−プロピル）基を含む分子であり、環は、飽和又は不飽和（Ｃ＝Ｃ二重結合を含む）とすることができる。第３前駆体は、ゲルマン水素化物か又はソースＧｅを含むその他の反応物質から形成することができる。
ＳｉＣＯＨ膜１２は、８５ｃｍ２から７５０ｃｍ２の間の基板チャックの導電性領域と、１ｃｍから１２ｃｍの間の基板と上部電極との間のギャップとを有する、平行平板反応器を準備するステップを含む方法を用いて堆積することができる。高周波ＲＦパワーは、０．４５Ｍｈｚから２００Ｍｈｚの間の周波数で電極の１つに印加される。随意的に、付加的な低周波数パワーを電極の１つに印加することができる。
堆積ステップに用いられる条件は、ＳｉＣＯＨ誘電体膜１２の所望の最終誘電率に応じて変化させることができる。大まかには、２．８又はそれ以下の誘電率を有するＳｉ、Ｃ、Ｏ、Ｈ元素を含む安定な誘電体材料を与えるために用いられる条件は、基板温度を３００℃から４２５℃に設定すること、高周波数ＲＦパワー密度を０．１Ｗ／ｃｍ２から１．５Ｗ／ｃｍ２の間に設定すること、第１液体前駆体の流速を１００ｍｇ／分から５０００ｍｇ／分の間に設定すること、随意的に第２液体前駆体の流速を５０ｍｇ／分から１０，０００ｍｇ／分の間に設定すること、随意的に第３液体前駆体の流速を２５ｍｇ／分から４０００ｍｇ／分の間に設定すること、随意的にヘリウム（及び／又はアルゴン）のような不活性キャリアガスの流速を５０ｓｃｃｍから５０００ｓｃｃｍの間に設定すること、反応器の圧力を１０００ｍＴｏｒｒから７０００ｍＴｏｒｒの間の圧力に設定すること、及び高周波数ＲＦパワーを７５Ｗから１０００Ｗの間に設定することを含む。随意的に、超低周波数パワーを、３０Ｗから４００Ｗの間でプラズマに加えることができる。基板チャックの導電性領域が係数Ｘだけ変化するときには、基板チャックに加えられたＲＦパワーもまた係数Ｘだけ変化する。
本発明において酸化剤が用いられるときには、酸化剤は、１０ｓｃｃｍから１０００ｓｃｃｍの間の流速でＰＥＣＶＤ反応器に流入する。
上記の例においては液体前駆体が用いられているが、当該技術分野においては、堆積のための有機ケイ素気相前駆体（トリメチルシランなど）を用いることもできることが知られている。誘電体膜１２の堆積中に、後続の硬化ステップの間に膜１２内の後の孔（pore)形成を生じさせるｐｏｒｏｇｅｎを含めることができる。後続の硬化ステップは、ＤＵＶレーザ・アニール・ステップの前に行うことができ、又は硬化は、ＤＵＶレーザ・アニール・ステップの間に行うことができる。
本発明のこの時点で形成された誘電体膜１２は、共有結合された三次元網目（ｎｅｔｗｏｒｋ）構造のＳｉ、Ｃ、Ｏ及びＨ原子を含み、かつ、２．８以下の誘電率を有する水素化酸炭化シリコン材料（ＳｉＣＯＨ）のマトリクスを含む。三重結合網目構造は、Ｓｉ−Ｏ、Ｓｉ−Ｃ、Ｓｉ−Ｈ、Ｃ−Ｈ及びＣ−Ｃ結合を含む共有結合された三次元環構造を含むことができる。誘電体膜１２は、Ｆ及びＮを含むことができ、随意的に、Ｓｉ原子が部分的にＧｅ原子に置換される。誘電体膜１２は、直径０．３から５０ナノメートルの間、最も好ましくは直径０．４から１０ナノメートルの間の分子スケールの空隙（すなわちナノメートルサイズの孔）を含むことができ、それは膜１２の誘電率を２．０以下の値にさらに減少させる。膜１２のナノメートルサイズの孔は、材料の体積の０．５％から５０％の間の体積を占める。膜１２の誘電率は、より好ましくは１．６から２．６であり、最も好ましくは１．８から２．２である。処理されていないＳｉＣＯＨ膜１２は、１．３マイクロメートル以下の厚さと、１０−９メートル毎秒以下の水中クラック伝播速度とを有する。
ＳｉＣＯＨ誘電体膜１２は、５から４０原子パーセントまでの間のＳｉと、５から４５原子パーセントまでの間のＣと、０から５０原子パーセントまでの間のＯと、１０から５５原子パーセントまでの間のＨとを含む。ＳｉＣＯＨ誘電体膜１２は、３５０℃を超えても熱的に安定である。
基板１０の表面上へのＳｉＣＯＨ誘電体膜１２の堆積後に、結果として得られる構造体が、深紫外線（ＤＵＶ）レーザ源を用いて照射されて、基板１０上にＤＵＶ処理ＳｉＣＯＨ誘電体１４を備えた図２に示されるような構造体を与える。本発明において用いられるレーザ装置は、ＤＵＶ放射線をレーザ放射することができるレーザを含むいずれかの装置を含む。「ＤＵＶ放射線」という用語は、３５０ｎｍを下回る波長をもつ放射線を表す。本発明において用いられるこうしたレーザ装置の例は、特許文献８の図１及び図２に示されたレーザ・システムを含む。
堆積されたＳｉＣＯＨ誘電体膜１２を処理するのに用いられるレーザ源は、レーザガス混合物に応じて幾つかのＤＵＶ波長の１つで動作するエキシマレーザである。例えば、３０８ｎｍの放射線を生み出すＸｅＦレーザを用いることができる。また、本発明においては、２４８ｎｍの放射線を発生させるＫｒＦレーザか又は１９３ｎｍの放射線を発生させるＡｒＦレーザを用いることができる。エキシマレーザは、結果として数百ワット（Ｗ）の出力をもたらすジュール（Ｊ）に至るパルス・エネルギーにより数百パルス毎秒で動作することができる。
堆積されたＳｉＣＯＨ誘電体膜１２を処理するのに用いられるレーザは、パルスモードの下で動作することが好ましい。レーザ・ビームは、サンプル全体を照射するように拡げることができる。或いは、より大きなサンプルについては、一様な線量（ドーズ量）を与えるために、レーザ照射領域をサンプルにわたってラスタ走査することができる。エキシマレーザを用いる場合、削摩（アブレーション）が起こらないことを保証するためにフルエンスが５ｍＪ／ｃｍ２毎パルス以下に制限される。エキシマレーザについては、約１０ｎｓの短いパルス持続時間で、２０ｍＪ／ｃｍ２より高いフルエンス・レベルでの材料削摩が引き起こされる。典型的には、０．１−５ｍＪ／ｃｍ２毎パルスのレーザ・フルエンス・レベルが用いられる。総線量は、１から１００００ジュール／ｃｍ２まで、好ましくは５００から２０００Ｊ／ｃｍ２で変化させることができる。これは、多数回のレーザ・パルス照射によって達成される。例えば、１０６パルス持続時間のときの１ｍＪ／ｃｍ２のフルエンスを用いて１０００Ｊ／ｃｍ２の線量を得ることができる。エキシマレーザは、普通は数百パルス毎秒で動作する。要求される総線量に応じて、ＤＵＶレーザ処理のための総照射時間は数秒から数時間に及ぶ。３ｍＪ／ｃｍ２毎パルスのフルエンス・レベルで動作する２００Ｈｚレーザを用いて、１５分以内で典型的な５００Ｊ／ｃｍ２の線量が達成される。
本発明のＤＵＶレーザ・アニールされたＳｉＣＯＨ膜１４は、ＤＵＶ処理されていない（膜１２のような）ＳｉＣＯＨ膜よりも安定である。本発明のＤＵＶ処理ＳｉＣＯＨ膜１４は、堆積されたＳｉＣＯＨ誘電体膜１２の誘電率とほぼ同じ誘電率を有する。ＤＵＶ処理された膜では、堆積時のＳｉＣＯＨ膜１２の元の値からの誘電率の僅かな増加又は減少（±０．５）が見られる。したがって、ＤＵＶ処理ＳｉＣＯＨ膜１４は、２．８以下（±０．５）の誘電率を有する。ＤＵＶ処理ＳｉＣＯＨ誘電体膜１４はまた、例えば、三重結合網目構造、多孔性、クラック速度、３５０℃を上回る熱安定性などの他の特徴を有し、それらはまた、堆積時のＳｉＣＯＨ誘電体膜１２と類似している。
ＤＵＶ処理ＳｉＣＯＨ膜１４と堆積時の膜１２との間の１つの違いは、処理された膜１４から弱く結合されたＣを除去すると考えられる光化学反応が膜内で起こることである。したがって、ＤＵＶレーザ・アニール膜１４内のＣ含有量は、処理されていない誘電体膜１２より僅かに少ない。本発明のＤＵＶ処理ＳｉＣＯＨ誘電体膜１４においてはＣ含有量の減少が生じる。ＤＵＶ処理膜１４内のＣ含有量の減少は、ＳｉＯ２とほぼ同じ反射スペクトルを有する誘電体膜を与え、それは、ＤＵＶレーザ処理の間に膜からＣが除去されたことを表す。これは、図６及び図７に明白に示されており、反射スペクトルは堆積時の膜のＤＵＶにおける１５−２０％である。これらの低い反射値は、Ｃ吸収によるものである。レーザ処理後に、ＳｉＣＯＨ反射スペクトルは、ＤＵＶにおいてＳｉＯ２とほぼ同じであり、Ｃが少なくとも部分的に除去されることを示す。
幾つかの実施形態においては、ＤＵＶ処理された誘電体膜１４は、レーザ処理後に約１０又はそれ以上の漏れ電流の減少を有する。本発明の誘電体膜１４はまた、２４８ｎｍにおいて６０−７０％の反射率を有することを特徴とする反射スペクトルを有することができる。
本発明のＳｉＣＯＨ誘電体膜１４は、電子構造体における層間及び／又は層内誘電体、キャッピング層、及び／又はハードマスク／研磨止め層として用いることができる。
本発明の電子構造体は、第１絶縁体材料層に埋設された第１金属領域と、第１絶縁体材料層と緊密に接触する第２絶縁体材料層に埋設され、第１金属領域と電気的に連絡する第１導体領域と、第１導体領域と電気的に連絡し、第２絶縁体材料層と緊密に接触する第３絶縁体材料層に埋設された第２導電体領域と、を有する前処理された半導体基板を含む。
上記の構造体においては、絶縁層の各々は、ＤＵＶレーザ照射によって処理されたＳｉＣＯＨ誘電体膜１４を備えることができる。
電子構造体はさらに、第１絶縁体材料層と第２絶縁体材料層との間に配置された誘電体キャップ層を含むことができ、そしてさらに、第２絶縁体材料層と第３絶縁体材料層との間に配置された誘電体キャップ層を含むことができる。電子構造体はさらに、第２絶縁体材料層と第３絶縁体材料層との間に配置された第１誘電体キャップ層を含むことができ、そしてさらに、第３絶縁体材料層の上の第２誘電体キャップ層を含むことができる。
誘電体キャップ材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、炭窒化シリコン（ＳｉＣＮ）、Ｔａ、Ｚｒ、Ｈｆ又はＷである耐熱金属を伴う耐熱金属窒化シリコン、炭化シリコン、酸炭化シリコン、炭素ドープ酸化物、及びそれらの水素化又は窒化処理化合物から選択することができる。幾つかの実施形態においては、誘電体キャップ自体は、ＤＵＶ処理されたＳｉＣＯＨ誘電体材料を含むことができる。第１誘電体キャップ層及び第２誘電体キャップ層は、同じ誘電体材料群から選択することができる。第１絶縁体材料層は、酸化シリコン又は窒化シリコン、或いはＰＳＧ又はＢＰＳＧのようなこれらの材料のドープされたものとすることができる。
電子構造体はさらに、第２絶縁体材料層及び第３絶縁体材料層の少なくとも１つの上に堆積された誘電体材料の拡散障壁層を含むことができる。電子構造体はさらに、ＲＩＥハードマスク／研磨止め層として用いるための第２絶縁体材料層の上の誘電体層と、誘電体ＲＩＥハードマスク／研磨止め層の上の誘電体拡散障壁層とを含むことができる。電子構造体はさらに、第２絶縁体材料層の上の第１誘電体ＲＩＥハードマスク／研磨止め層と、第１誘電体研磨止め層の上の第１誘電体ＲＩＥ拡散障壁層と、第３絶縁体材料層の上の第２誘電体ＲＩＥハードマスク／研磨止め層と、第２誘電体研磨止め層の上の第２誘電体拡散障壁層とを含むことができる。誘電体ＲＩＥハードマスク／研磨止め層は、同様に本発明のＳｉＣＯＨ誘電体材料からなるものであっても良い。
本発明によるＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜を含むことができる電子装置が、図２−図５に示されている。図２−図５に示された装置は、本発明の単なる例であり、本発明の新規な方法によって無限の数の他の装置を形成することもできることに留意されたい。
図２においては、半導体基板３２上に設けられた電子装置３０が示されている。半導体基板３２の上に絶縁体材料層３４が、その中に第１金属領域３６が埋設された状態で、最初に形成される。第１金属領域３６上でＣＭＰプロセスが行われた後で、本発明のＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜３８が、第１絶縁体材料層３４及び第１金属領域３６の上に形成される。第１絶縁体材料層３４は、酸化シリコン、窒化シリコン、これらの材料のドープされたもの、又はその他の適切な絶縁体材料から適切に形成される。次いで、ＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜３８が、フォトリソグラフ・プロセスにおいてパターン形成され、その後エッチングされ、その上に導電体層４０が堆積される。第１導電体層４０上でＣＭＰプロセスが実行された後で、ＤＵＶレーザ処理ＳｉＣＯＨ膜の第２の層４４が、プラズマ増強化学気相堆積プロセスによって堆積されて、第１のＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜３８と第１導電体層４０の上に覆い被さる。導電体層４０は、金属材料又は非金属導電体材料の堆積物とすることができる。例えば、アルミニウム又は銅の金属材料、或いは窒化物又はポリシリコンの非金属材料である。第１導電体４０は、第１金属領域３６と電気的に連絡する。
次に、ＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜４４上のフォトリソグラフ・プロセスの後で第２導電体領域５０が形成され、その後、エッチングされ第２導電体材料の堆積プロセスが行われる。第２導電体領域５０はまた、第１導電体層４０の堆積に用いられるのと類似の、金属材料又は非金属材料のいずれかの堆積物とすることができる。第２導電体領域５０は、第１導電体領域４０と電気的に連絡し、ＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜の第２の層４４に埋設される。ＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜の第２の層４４は、ＤＵＶレーザ処理ＳｉＣＯＨ誘電体材料の第１の層３８と緊密に接触する。この例においては、ＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜の第１の層３８は層内誘電体材料とすることができ、ＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜の第２の層４４は層内誘電体及び層間誘電体の両方である。ＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜の特性に基づいて、第１絶縁層３８及び第２絶縁層４４によって優れた絶縁特性を達成することができる。
図３は、図２に示された電子装置３０と同様であるが、第１絶縁体材料層３８と第２絶縁体材料層４４との間に堆積された付加的な誘電体キャップ層６２を備えた本発明の電子装置６０を示す。誘電体キャップ層６２は、酸化シリコン、窒化シリコン、酸窒化シリコン、Ｔａ、Ｚｒ、Ｈｆ又はＷである耐熱金属を伴う耐熱金属窒化シリコン、炭化シリコン、炭窒化シリコン（ＳｉＣＮ）、酸炭化シリコン（ＳｉＣＯ）、及びそれらの水素化化合物から適切に形成することができる。付加的な誘電体キャップ層６２は、第２絶縁体材料層４４又はより下層、特に層３４及び３２への第１導電体層４０の拡散を防止するために、拡散障壁層として機能する。
本発明の電子装置７０の別の代替的実施形態が図４に示されている。電子装置７０においては、ＲＩＥマスク及びＣＭＰ（化学的機械研磨）研磨止め層として働く２つの付加的な誘電体キャップ層７２及び７４が用いられる。第１誘電体キャップ層７２は、第１のＤＵＶレーザ処理ＳｉＣＯＨ誘電体材料３８の上に堆積され、ＲＩＥマスク及びＣＭＰ止めとして用いられ、それにより、ＣＭＰ後の第１導電体層４０及び層７２はほぼ同一平面である。第２誘電体層７４の機能は層７２と同様であるが、層７４は、第２導電体層５０を平坦化するのに用いられる。研磨止め層７４は、酸化シリコン、窒化シリコン、酸窒化シリコン、Ｔａ、Ｚｒ、Ｈｆ又はＷである耐熱金属を伴う耐熱金属窒化シリコン、炭化シリコン、酸炭化シリコン（ＳｉＣＯ）、及びそれらの水素化化合物のような適切な誘電体材料の堆積物とすることができる。好ましい研磨止め層の組成は、層７２又は７４に関してはＳｉＣＨ又はＳｉＣＯＨである。層７２がＳｉＣＯＨからなるときには、ＤＵＶレーザ処理ＳｉＣＯＨ膜を用いることが好ましい。第２誘電体層７４は、同じ目的で第２のＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜４４の上に付加することができる。
本発明の電子装置８０のさらに別の代替的実施形態が図５に示されている。この代替的実施形態においては、付加的な誘電体材料層８２が堆積され、それにより第２絶縁体材料層４４が２つの別の層８４及び８６に分割される。したがって、図２に示された、ＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜からなる層内及び層間誘電体層４４が、バイア９２と相互接続部９４との間の境界において層間誘電体層８４と層内誘電体層８６に分割される。さらに付加的な拡散障壁層９６が上部の誘電体層７４の上に堆積される。この代替的実施形態の電子構造体８０によって与えられる付加的な利点は、誘電体層８２が、相互接続部の優れた深さ制御を与えるＲＩＥエッチング止めとして働くことである。したがって、層８２の組成は、層８６に対するエッチング選択性を与えるように選択される。
さらに別の代替的実施形態は、配線構造体内の層内又は層間誘電体として絶縁体材料層を有する電子構造体を含むことができ、この電子構造体は、第１絶縁体材料層に埋設された第１金属領域と、第１絶縁体材料層と緊密に接触する第２絶縁体材料層に埋設され、第１金属領域と電気的に連絡する第１導電体領域と、第１導電体領域と電気的に連絡し、第２絶縁体材料層と緊密に接触する第３絶縁体材料層に埋設された第２導電体領域と、第２絶縁体材料層と第３絶縁体材料層との間に配置された第１誘電体キャップ層と、第３絶縁体材料層の上の第２誘電体キャップ層とを有する前処理された半導体基板を含み、第１及び第２誘電体キャップ層は、本発明のＤＵＶレーザ処理されたＳｉＣＯＨ誘電体膜を含む材料からなる。
本発明のさらに別の代替的実施形態は、配線構造体内の層内又は層間誘電体として絶縁体材料層を有する電子構造体を含むことができ、この電子構造体は、第１絶縁体材料層に埋設された第１金属領域と、第１絶縁体材料層と緊密に接触する第２絶縁体材料層に埋設され、第１金属領域と電気的に連絡する第１導電体領域と、第１導電体領域と電気的に連絡し、第２絶縁体材料層と緊密に接触する第３絶縁体材料層に埋設された第２導電体領域と、第２絶縁体材料層及び第３絶縁体材料層の少なくとも１つの上に形成された本発明のＤＵＶレーザ処理ＳｉＣＯＨ膜からなる拡散障壁層と、を有する前処理された半導体基板を含む。
さらに別の代替的実施形態は、配線構造体内の層内又は層間誘電体として絶縁体材料層を有する電子構造体を含むことができ、この電子構造体は、第１絶縁体材料層に埋設された第１金属領域と、第１絶縁体材料層と緊密に接触する第２絶縁体材料層に埋設され、第１金属領域と電気的に連絡する第１導電体領域と、第１導電体領域と電気的に連絡し、第２絶縁体材料層と緊密に接触する第３絶縁体材料層に埋設された第２導電体領域と、第２絶縁体材料層の上の反応性イオン・エッチング（ＲＩＥ）ハードマスク／研磨止め層と、ＲＩＥハードマスク／研磨止め層の上の拡散障壁層と、を有する前処理された半導体基板を含み、ＲＩＥハードマスク／研磨止め層及び拡散障壁層は、本発明のＤＵＶレーザ処理されたＳｉＣＯＨ誘電体膜を含む。
さらに別の代替的実施形態は、配線構造体内の層内又は層間誘電体として絶縁体材料層を有する電子構造体を含むことができ、この電子構造体は、第１絶縁体材料層に埋設された第１金属領域と、第１絶縁体材料層と緊密に接触する第２絶縁体材料層に埋設され、第１金属領域と電気的に連絡する第１導電体領域と、第１導電体領域と電気的に連絡し、第２絶縁体材料層と緊密に接触する第３絶縁体材料層に埋設された第２導電体領域と、第１ＲＩＥハードマスクと、第２絶縁体材料層の上の研磨止め層と、第１ＲＩＥハードマスク／研磨止め層の上の第１拡散障壁層と、第３絶縁材料層の上の第２ＲＩＥハードマスク／研磨止め層と、第２ＲＩＥハードマスク／研磨止め層の上の第２拡散障壁層と、を有する前処理された半導体基板を含み、ＲＩＥハードマスク／研磨止め層及び拡散障壁層は、本発明のレーザ処理ＳｉＣＯＨ誘電体膜を含む。
本発明のさらに別の代替的実施形態は、配線構造体内の層内又は層間誘電体として絶縁体材料層を有する電子構造体を含むことができ、この電子構造体は、上述したものと類似しているが、層間誘電体層と層内誘電体層との間に配置された本発明のＤＵＶレーザ処理ＳｉＣＯＨ誘電体材料を含む。
以下の実施例は、本発明の方法を示し、結果として得られるＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜の幾つかの利点を証明するために与えられる。
この例においては、種々の誘電体膜を基板上に堆積し、ｎ＆ｋ Ｔｅｃｈｎｏｌｏｇｙ社（カリフォルニア州サンタクララ）によるｎ＆ｋアナライザを用いることにより、誘電体膜の各々の反射スペクトルを得た。結果として得られた反射スペクトル（単位ｎｍの波長に対する反射率）が図６に示されている。ＳｉＬＫ（登録商標）膜（カーブＡ、破線）、堆積時のＳｉＣＯＨ誘電体（カーブＣ、実線）及びＤＵＶ処理ＳｉＣＯＨ誘電体膜（カーブＤ、太い実線）を含むサンプルが、ＳｉＯ２のシミュレーションによるスペクトル（カーブＢ、点線）と比較される。
ＳｉＬＫ（登録商標）膜を含むサンプルは、ＳｉＬＫ（登録商標）の５００ｎｍ層をＳｉ基板上にスピン・オン・コーティングすることによって用意した。ＳｉＯ２サンプルは、ｎ＆ｋツール製造業者によって供給された内部膜ライブラリを用いてシュミレーションされた。図６のサンプルを含む処理されていないＳｉＣＯＨは、ＴＭＣＴＳのＰＥＣＶＤによって用意した。結果として得られるＤＵＶレーザ処理されていないＳｉＣＯＨ膜は、約４００ｎｍの堆積時の厚さを有した。同じ膜に、２４８ｎｍのレーザ源を用いてレーザ処理を行った。レーザ・アニールの条件は、以下のとおりであった。総線量１８００Ｊのとき３０Ｊ／分。
図６に示された反射スペクトルは、高いＣ含有量をもつＳｉＬＫ（登録商標）（カーブＡ）膜が、非処理ＳｉＣＯＨ膜についての約３０％（カーブＣ、実線）に比べてＤＵＶにおいて約１０％の低い反射率を呈したことを示す。前述のように、膜のＣ含有量が高くなると、吸収が高くなる（低反射率）。レーザ処理後に、ＳｉＣＯＨ膜（カーブＤ、太い実線）は、ＳｉＯ２（ＤＵＶにおいて約６０％の反射率、カーブＢ、点線）に類似した反射スペクトルを呈し、Ｃ含有量が大きく減少したことを示す。
図７は、ＤＵＶ処理されていないＳｉＣＯＨ誘電体膜（カーブＣ）及びＤＵＶレーザ処理されたＳｉＣＯＨ膜（カーブＤ）のみを含む簡単化されたスペクトルを示す。この場合、膜は、前駆体としてＴＭＣＴＳ（流速１００ｓｃｃｍ）及び１０％アセチレン含有Ｈｅ（流速４０ｓｃｃｍ）を用いて２０ｍＴｏｒｒでＰＥＣＶＤによって堆積された。アセチレンは、炭素含有量を増加させるためにＳｉＣＯＨ膜に添加された。膜の厚さは約１５０ｎｍであった。再び、ここで、前に示したように、堆積時のＳｉＣＯＨ膜は、図６のＳＩＣＯＨ膜についての３０％より低い、ＤＵＶにおける約１５％の反射スペクトルを有した。これは、図７に示された膜についての増加したＣ含有量に起因するものである。約５ｋＪのレーザ処理の後で、反射スペクトルは、ＳｉＯ２の典型であるＤＵＶにおける約６０％であり、またＣ除去を示す（図７のカーブＤ）。図７の同じサンプルについての電流−電圧特性が図８に示されている。−２Ｖでのレーザ処理前は、漏れ電流は非常に高く、オフ・スケールである（カーブＣ）。レーザ処理後は、漏れ電流は、−２Ｖにおいて約１０−７Ａ／ｃｍ２であり、処理されていないサンプルに比べて大きさが数オーダー減少する。これはまた、低い漏れ電流を達成するのにＣ除去が重要であることを示す。
本発明は、特に好ましい実施形態に関連して図示され説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び詳細における上記の及び他の変化を加えることができることを理解するであろう。したがって、本発明は、説明され図示された正確な形態及び詳細に限定されるものではないが、添付の請求項の範囲内に包含されることを意図されている。
本発明の基本処理ステップを示す実態図（断面図）である。 層内誘電体層及び層間誘電体層の両方として本発明のＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜を有する本発明の電子装置の拡大断面図である。 本発明のＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜の上に堆積された付加的な拡散障壁誘電体キャップ層を有する図２の電子構造体の拡大断面図である。 付加的なＲＩＥハードマスク／研磨止め誘電体キャップ層と、研磨止め層の上に堆積された誘電体キャップ拡散障壁層とを有する図３の電子構造体の拡大断面図である。 本発明のＤＵＶレーザ処理ＳｉＣＯＨ誘電体膜の上の付加的なＲＩＥハードマスク／研磨止め誘電体層を有する図４の電子構造体の拡大断面図である。 ＳｉＯ２、ＳｉＬＫ（登録商標）、（Ｄｏｗ Ｃｈｅｍｉｃａｌ Ｃｏ．によって供給されたポリアリーレンエーテル）、レーザ処理されていないＳｉＣＯＨ、及びＤＵＶレーザ処理ＳｉＣＯＨ膜を含む種々の誘電体膜についての反射率対波長のプロットである。 ＤＵＶレーザ処理されていないＳｉＣＯＨ誘電体膜とＤＵＶレーザ処理されたＳｉＣＯＨ誘電体膜についての反射率対波長のプロットである。 ＤＵＶレーザ処理前及び処理後のＳｉＣＯＨ膜の電流−電圧特性を示すグラフである。
符号の説明
３２：半導体基板
３４：絶縁体材料層
３６：第１金属領域
３８：ＤＵＶレーザ処理ＳｉＣＯＨ膜の第１の層
４０：導電体層
４４：ＤＵＶレーザ処理ＳｉＣＯＨ膜の第２の層
６２：誘電体キャップ層
７２：誘電体キャップ層
７４：誘電体キャップ層
８０：電子装置
８２：誘電体材料層
８４：第２絶縁体材料層
８６：第２絶縁体材料層
９２：バイア
９４：相互接続部
９６：拡散障壁層

Claims (14)

  1. ＳｉＣＯＨ誘電体膜を形成する方法であって、
    少なくともＳｉ、Ｃ、Ｏ及びＨ原子を含む第１前駆体、Ｃ、Ｈ及び随意的にＯ、Ｆ及びＮ原子を含む第２前駆体、並びに不活性キャリアを反応器に与えてＳｉＣＯＨ誘電体膜を形成する条件を用いて、基板の表面上に電子構造体の膜として働く、Ｓｉ、Ｃ、Ｏ及びＨ原子を含むＳｉＣＯＨ誘電体膜を設けるステップと、
    ３５０ｎｍを下回る波長を有する深紫外（ＤＵＶ）レーザを０．１から５ｍＪ／ｃｍ ２ パルスまでのフルエンスで前記ＳｉＣＯＨ誘電体膜に照射して、該ＳｉＣＯＨ誘電体膜からＣを除去して該ＳｉＣＯＨ誘電体膜中のＣ含有量を減少させる光化学反応を前記ＳｉＣＯＨ誘電体膜内に起こさせて、前記ＤＵＶレーザによる処理をされていないＳｉＣＯＨ誘電体膜に比べて膜の絶縁特性を改善するステップと、
    を含む方法。
  2. 前記基板が、半導体材料、絶縁体材料、導電体材料、又はこれらの多重層を含む組み合わせを含む、請求項１に記載の方法。
  3. 前記ＳｉＣＯＨ誘電体膜を設ける前記ステップが、プラズマ増強化学気相堆積（ＰＥＣＶＤ）、高密度プラズマ（ＨＤＰ）堆積及びパルスＰＥＣＶＤからなる群から選択された堆積プロセスを含む、請求項１に記載の方法。
  4. Ｇｅを含む第３前駆体を選択することをさらに含む、請求項１に記載の方法。
  5. 前記第１前駆体が、環構造を含む有機分子である、請求項１に記載の方法。
  6. 前記第１前駆体が、１，３，５，７−テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ジエトキシメチルシラン（ＤＥＭＳ）、ジメチルジメトキシシラン（ＤＭＤＭＯＳ）、又はジエチルメトキシシラン（ＤＥＤＭＯＳ）である、請求項５に記載の方法。
  7. 前記第２前駆体が炭化水素分子である、請求項１に記載の方法。
  8. 前記炭化水素分子が、オキサ二環式化合物又はエチレンである、請求項７に記載の方法。
  9. 前記第３前駆体がゲルマン水素化物である、請求項４に記載の方法。
  10. 前記ＳｉＣＯＨ誘電体膜を設ける前記ステップが、第１前駆体として１，３，５，７−テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、第２前駆体としてエチレン又はシクロペンテン酸化物を選択し、ＰＥＣＶＤにより前記第１及び第２前駆体を堆積することを含む、請求項１に記載の方法。
  11. 前記照射するステップの前の前記ＳｉＣＯＨ誘電体膜が、２．８又はそれより小さい誘電率を有する、請求項１に記載の方法。
  12. 前記ＤＵＶレーザがエキシマレーザを含む、請求項１に記載の方法。
  13. 前記エキシマレーザが、１９３ｎｍで動作するＡｒＦレーザ、２４８ｎｍで動作するＫｒＦレーザ、又は３０８ｎｍで動作するＸｅＦレーザである、請求項１２に記載の方法。
  14. 前記照射するステップが、パルス又はラスタ走査モードを用いて実行される、請求項１に記載の方法。
JP2007527209A 2004-08-20 2005-03-17 ＳｉＣＯＨ誘電体膜を形成する方法 Expired - Fee Related JP5102618B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/923,247 2004-08-20
US10/923,247 US7223670B2 (en) 2004-08-20 2004-08-20 DUV laser annealing and stabilization of SiCOH films
PCT/US2005/009112 WO2006022856A2 (en) 2004-08-20 2005-03-17 DUV LASER ANNEALING AND STABILIZATION OF SiCOH FILMS

Publications (2)

Publication Number Publication Date
JP2008511135A JP2008511135A (ja) 2008-04-10
JP5102618B2 true JP5102618B2 (ja) 2012-12-19

Family

ID=35910180

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007527209A Expired - Fee Related JP5102618B2 (ja) 2004-08-20 2005-03-17 ＳｉＣＯＨ誘電体膜を形成する方法

Country Status (7)

Country Link
US (3) US7223670B2 (ja)
EP (1) EP1794781A4 (ja)
JP (1) JP5102618B2 (ja)
KR (1) KR101006329B1 (ja)
CN (1) CN101006559B (ja)
TW (1) TWI348191B (ja)
WO (1) WO2006022856A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10123906B2 (en) 2002-01-18 2018-11-13 Carl Zeiss Meditec Ag Femtosescond laser system for the exact manipulation of material and tissues

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4338495B2 (ja) * 2002-10-30 2009-10-07 富士通マイクロエレクトロニクス株式会社 シリコンオキシカーバイド、半導体装置、および半導体装置の製造方法
US7485570B2 (en) * 2002-10-30 2009-02-03 Fujitsu Limited Silicon oxycarbide, growth method of silicon oxycarbide layer, semiconductor device and manufacture method for semiconductor device
US20040253378A1 (en) * 2003-06-12 2004-12-16 Applied Materials, Inc. Stress reduction of SIOC low k film by addition of alkylenes to OMCTS based processes
US20050008789A1 (en) * 2003-06-26 2005-01-13 Rafac Robert J. Method and apparatus for stabilizing optical dielectric coatings
US7223670B2 (en) * 2004-08-20 2007-05-29 International Business Machines Corporation DUV laser annealing and stabilization of SiCOH films
US7678682B2 (en) * 2004-11-12 2010-03-16 Axcelis Technologies, Inc. Ultraviolet assisted pore sealing of porous low k dielectric films
US7622378B2 (en) 2005-11-09 2009-11-24 Tokyo Electron Limited Multi-step system and method for curing a dielectric film
US20070210421A1 (en) * 2006-03-13 2007-09-13 Texas Instruments Inc. Semiconductor device fabricated using a carbon-containing film as a contact etch stop layer
US8956457B2 (en) * 2006-09-08 2015-02-17 Tokyo Electron Limited Thermal processing system for curing dielectric films
US20090075491A1 (en) * 2007-09-13 2009-03-19 Tokyo Electron Limited Method for curing a dielectric film
US7964442B2 (en) * 2007-10-09 2011-06-21 Applied Materials, Inc. Methods to obtain low k dielectric barrier with superior etch resistivity
US20090226694A1 (en) * 2008-03-06 2009-09-10 Tokyo Electron Limited POROUS SiCOH-CONTAINING DIELECTRIC FILM AND A METHOD OF PREPARING
US20090226695A1 (en) * 2008-03-06 2009-09-10 Tokyo Electron Limited Method for treating a dielectric film with infrared radiation
US7858533B2 (en) * 2008-03-06 2010-12-28 Tokyo Electron Limited Method for curing a porous low dielectric constant dielectric film
US7977256B2 (en) 2008-03-06 2011-07-12 Tokyo Electron Limited Method for removing a pore-generating material from an uncured low-k dielectric film
US20100065758A1 (en) * 2008-09-16 2010-03-18 Tokyo Electron Limited Dielectric material treatment system and method of operating
US8895942B2 (en) * 2008-09-16 2014-11-25 Tokyo Electron Limited Dielectric treatment module using scanning IR radiation source
CA2753904C (en) * 2009-03-04 2015-02-24 Xerox Corporation Mixed solvent process for preparing structured organic films
US8242460B2 (en) * 2010-03-29 2012-08-14 Tokyo Electron Limited Ultraviolet treatment apparatus
CN102157439A (zh) * 2011-03-01 2011-08-17 复旦大学 一种超低介电常数材料薄膜及其制备方法
US9881833B1 (en) * 2016-10-26 2018-01-30 International Business Machines Corporation Barrier planarization for interconnect metallization

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6473729A (en) * 1987-09-16 1989-03-20 Matsushita Electric Ind Co Ltd Formation of thin film
US4933206A (en) * 1988-08-17 1990-06-12 Intel Corporation UV-vis characteristic writing in silicon nitride and oxynitride films
JP3170533B2 (ja) * 1992-08-27 2001-05-28 株式会社半導体エネルギー研究所 薄膜状半導体装置の作製方法
JP3521737B2 (ja) * 1998-03-30 2004-04-19 セイコーエプソン株式会社 薄膜半導体装置の製造方法、アクティブマトリックス基板の製造方法及びテトラメトキシシランの塗布装置
US6147009A (en) 1998-06-29 2000-11-14 International Business Machines Corporation Hydrogenated oxidized silicon carbon material
US6121130A (en) * 1998-11-16 2000-09-19 Chartered Semiconductor Manufacturing Ltd. Laser curing of spin-on dielectric thin films
US6312793B1 (en) 1999-05-26 2001-11-06 International Business Machines Corporation Multiphase low dielectric constant material
US6441491B1 (en) 2000-10-25 2002-08-27 International Business Machines Corporation Ultralow dielectric constant material as an intralevel or interlevel dielectric in a semiconductor device and electronic device containing the same
US6768200B2 (en) * 2000-10-25 2004-07-27 International Business Machines Corporation Ultralow dielectric constant material as an intralevel or interlevel dielectric in a semiconductor device
US6720522B2 (en) * 2000-10-26 2004-04-13 Kabushiki Kaisha Toshiba Apparatus and method for laser beam machining, and method for manufacturing semiconductor devices using laser beam machining
US6798043B2 (en) * 2001-06-28 2004-09-28 Agere Systems, Inc. Structure and method for isolating porous low-k dielectric films
US20030087043A1 (en) * 2001-11-08 2003-05-08 International Business Machines Corporation Low k dielectric film deposition process
US6645853B1 (en) 2001-12-05 2003-11-11 Advanced Micro Devices, Inc. Interconnects with improved barrier layer adhesion
US7384471B2 (en) * 2002-04-17 2008-06-10 Air Products And Chemicals, Inc. Porogens, porogenated precursors and methods for using the same to provide porous organosilica glass films with low dielectric constants
US6903001B2 (en) 2002-07-18 2005-06-07 Micron Technology Inc. Techniques to create low K ILD for BEOL
US20040063308A1 (en) * 2002-09-27 2004-04-01 Taiwan Semiconductor Manufacturing Company Method for forming openings in low-k dielectric layers
US6991959B2 (en) 2002-10-10 2006-01-31 Asm Japan K.K. Method of manufacturing silicon carbide film
US7404990B2 (en) * 2002-11-14 2008-07-29 Air Products And Chemicals, Inc. Non-thermal process for forming porous low dielectric constant films
TWI240959B (en) * 2003-03-04 2005-10-01 Air Prod & Chem Mechanical enhancement of dense and porous organosilicate materials by UV exposure
JP4344841B2 (ja) * 2003-05-30 2009-10-14 独立行政法人産業技術総合研究所 低誘電率絶縁膜の形成方法
US7030468B2 (en) * 2004-01-16 2006-04-18 International Business Machines Corporation Low k and ultra low k SiCOH dielectric films and methods to form the same
US7223670B2 (en) * 2004-08-20 2007-05-29 International Business Machines Corporation DUV laser annealing and stabilization of SiCOH films
US7491658B2 (en) * 2004-10-13 2009-02-17 International Business Machines Corporation Ultra low k plasma enhanced chemical vapor deposition processes using a single bifunctional precursor containing both a SiCOH matrix functionality and organic porogen functionality
US7335980B2 (en) * 2004-11-04 2008-02-26 International Business Machines Corporation Hardmask for reliability of silicon based dielectrics
US7371461B2 (en) * 2005-01-13 2008-05-13 International Business Machines Corporation Multilayer hardmask scheme for damage-free dual damascene processing of SiCOH dielectrics

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10123906B2 (en) 2002-01-18 2018-11-13 Carl Zeiss Meditec Ag Femtosescond laser system for the exact manipulation of material and tissues

Also Published As

Publication number Publication date
WO2006022856A3 (en) 2007-01-11
JP2008511135A (ja) 2008-04-10
EP1794781A4 (en) 2010-10-20
US20060040513A1 (en) 2006-02-23
US7560794B2 (en) 2009-07-14
KR101006329B1 (ko) 2011-01-06
CN101006559A (zh) 2007-07-25
WO2006022856A2 (en) 2006-03-02
CN101006559B (zh) 2011-10-26
TWI348191B (en) 2011-09-01
KR20070042990A (ko) 2007-04-24
US20080230875A1 (en) 2008-09-25
EP1794781A2 (en) 2007-06-13
US7223670B2 (en) 2007-05-29
US20070284698A1 (en) 2007-12-13
TW200618106A (en) 2006-06-01
US7755159B2 (en) 2010-07-13

Similar Documents

Publication Publication Date Title
JP5102618B2 (ja) ＳｉＣＯＨ誘電体膜を形成する方法
JP5398258B2 (ja) 誘電体スタック及びそれを備える相互接続構造体
JP5466365B2 (ja) 基板上にＳｉＣＯＨ誘電体を形成する方法
US7335980B2 (en) Hardmask for reliability of silicon based dielectrics
US7030468B2 (en) Low k and ultra low k SiCOH dielectric films and methods to form the same
US8097932B2 (en) Ultra low κ plasma enhanced chemical vapor deposition processes using a single bifunctional precursor containing both a SiCOH matrix functionality and organic porogen functionality
EP1617957B1 (en) Method of forming an ultra low dielectric constant film
JP5065054B2 (ja) 制御された二軸応力を有する超低誘電率膜および該作製方法
JP2007036291A (ja) 低誘電率材料、その製造方法、およびそれを含む相互接続構造、電子デバイス
JP2008527757A5 (ja)

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080212

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101208

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110426

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110510

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111025

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20120203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120730

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120928

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151005

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees