KR100549567B1 - 반도체장치의 캐퍼시터 형성방법 - Google Patents

반도체장치의 캐퍼시터 형성방법

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Abstract

본 발명은 반도체장치의 캐퍼시터 형성방법에 관한 것으로, 반도체 캐퍼시터 소자의 유전체 박막 형성공정에서 콘택홀을 도프트 폴리실리콘이나 텅스텐 또는 Ti/TiN 과 같은 금속을 매립하여 플러그 폴리를 형성하는 단계; 금속을 증착하는 단계; 상기 기판위에 감광막을 도포하고 식각하여 하부전극을 형성하는 단계; 탄탈륨옥사이드 박막을 증착하는 단계; 및 어닐링하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면 MIS(Metal/Insulator/Silicon) 구조를 갖는 종래의 탄탈륨옥사이드 캐퍼시터에서 탄탈륨옥사이드 박막 증착시 하부전극인 폴리실리콘이 산화되어 전기적 특성이 열화되는 문제점이 개선된 캐퍼시터를 형성할 수 있다.

Description

반도체장치의 캐퍼시터 형성방법
본 발명은 반도체장치의 캐퍼시터 형성방법에 관한 것으로, 특히 MIS(Metal/Insulator/Silicon) 구조를 갖는 종래의 탄탈륨옥사이드 캐퍼시터에서 탄탈륨옥사이드 박막 증착시 하부전극인 폴리실리콘이 산화되어 전기적 특성이 열화되는 문제점이 개선된 캐퍼시터 형성방법에 관한 것이다.
DRAM의 집적도가 64M에서 256M로 증가함에 따라, 셀의 크기의 감소는 더욱 가속화되고 있고, 이로 인하여 캐퍼시터의 면적감소는 필연적 요소가 되고 있다. 따라서, 한정된 면적에 큰 정전용량을 가지는 캐퍼시터를 실현시키기 위하여 유전율이 큰 캐퍼시터 유전체를 사용하려는 연구가 계속되어 왔으며, 이러한 노력의 결과로 종래에 사용되어 오던 Si3N4 보다 유전율이 높은 탄탈륨옥사이드(Ta2O5) 박막이 캐퍼시터의 유전막으로 사용되기에 이르렀다.
반도체 DRAM 소자에 사용되는 탄탈륨옥사이드 캐퍼시터를 제조하는 방법은 도 1 에 도시된 바와 같이 전하저장전극(storage node)인 하부전극(bottom electrode)으로 도프트 폴리실리콘(doped polysilicon)을 사용하고, 그 층위에 유전체 막으로서 탄탈륨옥사이드 박막을 PECVD, LPCVD, UV-photo-CVD, RF 마그네틱 스퍼터링 등과 같은 방법을 사용하여 증착한다. 또한 상부전극(plate electrode)은 TiN을 사용하거나 폴리실리콘을 함께 적층하여 DRAM 용 캐퍼시터를 형성하여 사용하고 있다.
최근에는 탄탈륨옥사이드 박막의 질이 우수한 PECVD와 상대적으로 박막의 질은 떨어지지만 스텝커버리지(step coverage)가 우수한 LPCVD 방법을 주로 이용하여 탄탈륨옥사이드 박막을 증착하고 있다. 그러나, 상기 어느 방법을 이용하든지 관계없이 탄탈륨옥사이드 박막은 그 자체가 불안정한 화학양론비(stoichiometry)를 갖고 있기 때문에 Ta 과 O의 조성비 차이에 기인한 치환형 Ta 원자(vacancy atom)가 박막 내에 존재하게 된다. 그리고 탄탈륨옥사이드의 전구물질인 Ta(OC2H5)5, TaCl5 등의 금소유기화합물(metal-organic)과 O2 (또는 N2O) 가스의 반응으로 인하여 불순물인 탄소원자와 탄소화합물(C, CH4 등) 및 물(H2O)도 함께 존재하게 된다.
결국 탄탈륨옥사이드 박막내에 불순물로 존재하는 탄소원자, 이온 및 라디칼로 인하여 캐퍼시터의 누설전류가 증가하게 되고, 유전특성이 열화되는 문제를 내포하고 있다.
한편, 이와 같은 전기적 특성을 개선하기 위해 O2, N2O 또는 UV-O3 분위기에서 저온 어닐링 공정을 추가로 진행하거나 탄탈륨옥사이드 박막 증착시 병행하고 있다. 이와같은 과정을 통해서 산화제인 O2 성분이 폴리실리콘과 탄탈륨옥사이드 박막의 계면으로 이동하여 저유전율 층인 산화막(SiO2)(5)이 형성됨으로써 등가산화막이 증가하게 된다. 결국 탄탈륨옥사이드의 유전율(ε)이 25임에도 불구하고 종래에는 탄탈륨옥사이드 박막(30)을 80~150Å 정도 증착할 때 사실상 도 1 에서와 같이 폴리실리콘(10)과의 계면에 실리콘이 산화된 SixOyN과 같은 저유전율층의 산화막 (ε=4~5)(15)이 10~20Å 정도가 형성되기 때문에 충전용량이 종래의 Si3N4/SiO2(NO) 커패시터에 비해 1.5 배 정도 밖에 향상되지 못하고 있는 실정이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 TiN/Ta2O5/도프트 폴리실리콘과 같은 MIS(Metal/Isulator/Silicon) 구조 대신에 Al을 하부전극으로 사용하는 MIM(Metal/Insulator/Metal) 구조의 탄탈륨옥사이드 캐퍼시터를 제공함으로써 종래의 탄탈륨옥사이드 캐퍼시터에서 탄탈륨옥사이드 박막 증착시 하부전극인 폴리실리콘이 산화되어 전기적 특성이 열화되는 문제점을 개선시킨 캐퍼시터 형성방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따르는 캐퍼시터 형성방법은 반도체 캐퍼시터 소자의 유전체 박막 형성공정에서 콘택홀을 도프트 폴리실리콘이나 텅스텐 또는 Ti/TiN 과 같은 금속을 매립하여 플러그 폴리를 형성하는 단계; 금속을 증착하는 단계; 상기 기판위에 감광막을 도포하고 식각하여 하부전극을 형성하는 단계; 탄탈륨옥사이드 박막을 증착하는 단계; 및 어닐링하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 캐퍼시터 형성방법에서 금속 증착단계에서 사용할 수 있는 금속은 Al, Pt, Ru, Ir, TiN 또는 그 산화물이 적층된 구조물로부터 선택된 것일 수 있으며, Al를 사용하는 것이 바람직하다.
본 발명의 캐퍼시터 형성방법에서는 금속 증착 단계에서 금속으로서 Al을 사용할 경우 Al은 충분한 충전용량을 얻기 위한 필요한 두께만큼 증착시키는 것이 바람직하며, Al 두께는 0.5~1㎛ 정도가 더욱 바람직하다. 또한, Al 증착은 스퍼터링 방식으로 Al, Si(0.5~2%) 및 Cu(0.5~1%) 분위기에서 수행하는 것이 바람직하다.
본 발명의 캐퍼시터 형성방법에서 어닐링 하는 단계는 RTP(Rapid Thermal Process) 또는 전기로(furnace)를 사용하여 800~950℃에서 N2O 또는 O2 분위기에서 30초~30분 정도 어닐링시켜 불안정한 화학양론비(TaxOy)를 안정화시키고, 결정화를 유도하여 충전용량을 증가시킬 수 있다.
또한, 본 발명의 캐퍼시터 형성방법에서는 유전체 박막의 전기적 강도나 누설전류 특성을 강화시키기 위한 목적으로 금속증착 단계에서 Al을 증착한 다음 플라즈마를 이용하여 300~500℃에서 N2O 또는 O2 분위기에서 10~30분간 어닐링시켜 유전상수가 큰 Al2O3 (ε=9.3)와 같은 산화막(AlxOy)을 계면에 형성시킬 수 있다.
또한, 본 발명의 캐퍼시터 형성방법에서는 상기 산화막(AlxOy)을 계면에 형성시키기위해 금속증착단계에서 Al을 증착하고 플라즈마를 이용하여 1 차 어닐링을 한 다음, 탄탈륨옥사이드 박막을 50Å 두께로 1차 증착하고 다시 플라즈마를 이용하여 300~500℃, 0.1~0.3 torr, N2O 또는 O2 분위기에서 2 차 어닐링한 다음 2차로 탄탈륨옥사이드를 증착하고 3차 플라즈마 처리를 하는 연속적인 다단계 저온 열처리 및 박막증착을 할 수 있다.
이 때에 플라즈마 대신에 UV-O3를 이용하여 300~600℃, 10~50 torr 분위기에서 어닐링하여 산화막(AlxOy)을 계면에 형성한 다음, 탄탈륨옥사이드 박막을 증착하고 다시 어닐링하는 연속적인 다단계 저온 열처리 및 박막 증착을 할 수 있다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 2 내지 도 7 은 본 발명의 실시예에 따른 캐퍼시터 형성방법을 설명하기 위한 캐퍼시터의 단면도이다.
먼저, 도 2 에서와 같이 콘택홀을 도프트 폴리실리콘이나 텅스텐 또는 Ti/TiN 과 같은 금속을 매립하여 플러그 폴리(plug poly)(10)를 형성한 다음, 스퍼터링 방식으로 Al, Si(0.5~2%) 및 Cu(0.5~1%) 분위기에서 Al 층(20)을 충분한 충전용량을 얻기 위해 필요한 두께 (0.5~1㎛) 만큼 증착시킨다.
이어서 도 3 에서와 같이 간단한 스택구조의 전하저장전극을 형상화하기위해 감광막(25)을 덮고 식각하여 도 4와 같이 하부전극을 형성한다.
그 다음으로 도 5에서와 같이 간단한 스택구조로 형상화된 캐퍼시터상에 300~500℃ 의 LPCVD 챔버에서 기상반응을 억제시키면서 화학증기를 반응가스인 과잉 O2 가스와 함께 LPCVD 챔버내에서 표면반응시켜 비정질 탄탈륨옥사이드(30)를 증착시킨다. 이 과정에서 Ta 성분의 화학증기는 MFC (Mass Flow Controller)와 같은 유량 조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 Ta(OC2H5)5 용액을 150~200℃ 온도 범위에서 증발시켜 얻는다.
이렇게 얻어진 탄탈륨옥사이드 박막(30)을 800~900℃, N2O(또는 O2) 분위기에서 RTP(Rapid Thermal Process) 또는 전기로에서 1~30분 정도 어닐링시켜 결정화를 유도하고 잔존하는 탄소 및 수소 성분을 산화시켜 유전율을 증가시킨다.
이와 같이 탄탈륨옥사이드 박막을 형성하는 과정에서 웨이퍼상에서 일어나는 표면 화학반응과 열산화에 의해 도 6 의 Al2O3 (ε=9.3)와 같은 산화막(AlxOy)이 계면에 자연발생적으로 생성되어 유전체 박막의 전기적 강도 및 누설전류 강도를 강화시킬 수 있다.
최종적으로 도 7에서와 같이 600~700℃, 10~30 torr 분위기의 단일챔버내에서 TiCl4를 사용하여 CVD 방식으로 비정질 탄탈륨옥사이드 박막위에 TiN(40)을 200~1000Å 두께로 적층하거나 추가로 도프트 폴리실리콘(50)을 적층시켜 상부전극을 형성한다.
본 발명의 또 다른 실시예에서는 상기 실시예에서와 같이 Al을 증착한 다음 플라즈마로 300~500℃, 0.1~0.3 torr, N2O 또는 O2 분위기에서 10~30분간 어닐링시켜 유전상수가 큰 Al2O3 (ε=9.3)와 같은 산화막(AlxOy)을 계면에 형성시킨 다음, 감광막을 도포하고 식각하여 하부전극을 형성시키는 것을 포함하는 반도체 캐퍼시터 형성 방법을 제공한다.
본 발명의 또다른 실시예는 상기 산화막(AlxOy)을 계면에 형성시키기위해 Al을 증착한 다음 플라즈마를 이용하여 1 차 어닐링을 한 다음, 탄탈륨옥사이드 박막을 50Å 두께로 1차 증착하고 다시 플라즈마를 이용하여 300~500℃, 0.1~0.3 torr, N2O 또는 O2 분위기에서 2 차 어닐링한 다음 2차로 탄탈륨옥사이드를 증착하고 3차 플라즈마 처리를 하는 연속적인 다단계 저온 열처리 및 박막증착을 이용하여 반도체 캐퍼시터를 형성하는 방법을 제공한다.
이 때에 플라즈마 대신에 UV-O3를 이용하여 300~600℃, 10~50 torr 분위기에서 어닐링하여 산화막(AlxOy)을 계면에 형성한 다음, 탄탈륨옥사이드 박막을 증착하고 다시 어닐링하는 연속적인 다단계 저온 열처리 및 박막 증착을 할 수도 있다.
본 발명에 따르면, 종래의 MIS 구조를 갖는 탄탈륨옥사이드 캐퍼시터보다 큰 충전용량을 얻을 수 있기 때문에 캐퍼시터 모듈이 간단한 스택 구조라 하더라도 256M 급 이상의 DRAM에서 요구되는 25fF/cell 이상의 충전용량을 충분히 얻을 수 있어, 같은 충전용량을 얻기 위한 종래의 이중 또는 삼중 구조의 캐퍼시터 모듈을 형성하는 종래의 공정보다 공정 시간을 단축할 수 있고, 생산 원가를 절감할 수 있다. 또한, 종래의 탄탈륨옥사이드 박막 형성시 하부전극인 폴리실리콘의 산화로 인한 실리콘 산화막 형성을 막기위한 RTN(Rapid Thermal Nitridation)과 같은 별도의 질화공정이 필요하지 않으므로, 전처리 세정공정과 같은 관련 단위 공정을 줄일 수 있어 경제적이다.
한편, MIM 구조를 갖는 탄탈륨옥사이드 캐퍼시터는 구조적으로도 기계적, 전기적 강도가 우수한 Al2O3 와 같은 산화막이 탄탈륨옥사이드 박막과 계면사이에 얇게 형성되어 누설전류에 대한 장벽 역할을 해주므로 MIS 구조의 탄탈륨옥사이드 캐퍼시터보다 누설전류의 수준이 낮아지고 절연파괴 전압(7MV/cm)이 높아져 전기적 특성이 우수하다.
도 1 은 종래의 캐퍼시터 형성방법을 설명하기 위한 캐퍼시터 단면도이다.
도 2 내지 7 은 본 발명의 실시예에 따른 캐퍼시터 형성방법을 설명하기 위한 캐퍼시터 구조도이다.
* 도면 중의 주요 부분에 대한 부호설명*
10 : 플러그 폴리층 20 : 알루미늄층
25 : 감광막 30 : 탄탈륨옥사이드막
40 : 티타늄질화막 50 : 도프트 폴리실리콘

Claims (3)

  1. 소정의 공정이 완료된 산화막 상에 형성된 콘택홀에 도프트 폴리실리콘, 텅스텐 또는 Ti/TiN 과 같은 금속을 매립하여 플러그 폴리를 형성하는 단계;
    상기 플러그 폴리 위에 알루미늄 하부전극막을 형성하는 단계;
    상기 알루미늄 하부전극막에 대해 플라즈마 또는 UV-O 3 를 이용한 어닐링을 수행하여 알루미늄 하부전극막 위에 알루미나(Al 2 O 3 )막을 형성하는 단계;
    상기 알루미나(Al 2 O 3 )막 위에 탄탈륨옥사이드 박막을 증착하는 단계; 및
    어닐링하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 캐퍼시터 형성방법.
  2. 제1항에 있어서,
    상기 알루미늄 하부전극막의 두께는 0.5~1㎛ 임을 특징으로 하는 반도체 장치의 캐퍼시터 형성방법.
  3. 제 1 항에 있어서, 상기 금속 증착단계에서 Al을 증착한 다음 플라즈마 또는 UV-O3를 이용하여 1 차 어닐링을 한 다음, 탄탈륨옥사이드 박막을 50Å 두께로 1차 증착하고 다시 플라즈마 또는 UV-O3를 이용하여 2 차 어닐링함을 특징으로 하는 반도체 장치의 캐퍼시터 형성방법.
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