JPH06268156A - 薄膜キャパシタおよびその製造方法 - Google Patents
薄膜キャパシタおよびその製造方法Info
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- JPH06268156A JPH06268156A JP5056640A JP5664093A JPH06268156A JP H06268156 A JPH06268156 A JP H06268156A JP 5056640 A JP5056640 A JP 5056640A JP 5664093 A JP5664093 A JP 5664093A JP H06268156 A JPH06268156 A JP H06268156A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【目的】 物理的成膜手法により作製した高誘電率膜を
用いた薄膜キャパシタのリーク電流の増加を抑制する。 【構成】 層間絶縁膜１０２およびコンタクト１０３上
に下部電極１０４、高誘電率の誘電体１０５、上部電極
１０６が積層された薄膜キャパシタであって、所望の大
きさに加工された下部電極１０４直下の層間絶縁膜１０
２の膜厚が下部電極１０４周辺の層間絶縁膜１０２の膜
厚よりも大きく、該下部電極１０４の上面および側面を
高誘電率の誘電体１０５および上部電極１０６で覆うこ
とを特徴とする薄膜キャパシタである。これにより、下
部電極１０４の側面下端部で高誘電率の誘電体１０５の
膜厚が極端に小さくなることによるリーク電流の増加を
抑制することができる。
用いた薄膜キャパシタのリーク電流の増加を抑制する。 【構成】 層間絶縁膜１０２およびコンタクト１０３上
に下部電極１０４、高誘電率の誘電体１０５、上部電極
１０６が積層された薄膜キャパシタであって、所望の大
きさに加工された下部電極１０４直下の層間絶縁膜１０
２の膜厚が下部電極１０４周辺の層間絶縁膜１０２の膜
厚よりも大きく、該下部電極１０４の上面および側面を
高誘電率の誘電体１０５および上部電極１０６で覆うこ
とを特徴とする薄膜キャパシタである。これにより、下
部電極１０４の側面下端部で高誘電率の誘電体１０５の
膜厚が極端に小さくなることによるリーク電流の増加を
抑制することができる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路用の薄膜キャパ
シタに関する。
シタに関する。
【０００２】
【従来の技術】従来、半導体集積回路用の薄膜キャパシ
タは、ポリシリコンを電極とするシリコン酸化膜および
シリコン窒化膜の積層構造からなり、ダイナミックラン
ダムアクセスメモリにおいて、トランジスタおよびビッ
ト線を形成後に容量部を形成する技術としては、例えば
１９８８年インターナショナル・エレクトロンデバイセ
ズ・ミーティング・ダイジェスト・オブ・テクニカル・
ペイパーズ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｄｉｇｅｓ
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，１９８
８）の５９２〜５９５頁に記載されている。
タは、ポリシリコンを電極とするシリコン酸化膜および
シリコン窒化膜の積層構造からなり、ダイナミックラン
ダムアクセスメモリにおいて、トランジスタおよびビッ
ト線を形成後に容量部を形成する技術としては、例えば
１９８８年インターナショナル・エレクトロンデバイセ
ズ・ミーティング・ダイジェスト・オブ・テクニカル・
ペイパーズ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｄｉｇｅｓ
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，１９８
８）の５９２〜５９５頁に記載されている。
【０００３】上述の従来の薄膜キャパシタでは、近年の
集積回路のより一層の高集積化に対応した容量部の面積
の縮小に限界がある。従って、薄膜キャパシタの誘電体
部の薄膜化と高誘電率化、および立体構造化によって容
量部の面積を実効的に縮小しなければならない。従来の
容量を形成する誘電体はシリコン酸化膜やシリコン窒化
膜でありこれらの誘電率は高々７程度であるため、要求
される容量を達成するためにはシリコン酸化膜換算で５
ｎｍ以下という極めて薄い膜厚が求められる。一方、こ
のような薄い膜厚では許容されるリーク電流以下の電流
−電圧特性を有する誘電体薄膜を実現するのは非常に困
難であり、立体構造を用いて実効的に電極面積を増加さ
せる方法を用いても、下部電極端で誘電体膜が薄くなり
電界が集中することによってリーク電流の増大が生じ
る。
集積回路のより一層の高集積化に対応した容量部の面積
の縮小に限界がある。従って、薄膜キャパシタの誘電体
部の薄膜化と高誘電率化、および立体構造化によって容
量部の面積を実効的に縮小しなければならない。従来の
容量を形成する誘電体はシリコン酸化膜やシリコン窒化
膜でありこれらの誘電率は高々７程度であるため、要求
される容量を達成するためにはシリコン酸化膜換算で５
ｎｍ以下という極めて薄い膜厚が求められる。一方、こ
のような薄い膜厚では許容されるリーク電流以下の電流
−電圧特性を有する誘電体薄膜を実現するのは非常に困
難であり、立体構造を用いて実効的に電極面積を増加さ
せる方法を用いても、下部電極端で誘電体膜が薄くなり
電界が集中することによってリーク電流の増大が生じ
る。
【０００４】従って、例えば室温で３００近い誘電率を
有するＳｒＴｉＯ3 やさらに大きな誘電率を有する（Ｂ
ａ，Ｓｒ）ＴｉＯ3 やＰｂ（Ｚｒ，Ｔｉ）Ｏ3 やＰｂ
（Ｍｇ，Ｎｂ）Ｏ3 やＰｂ（Ｍｇ，Ｗ）Ｏ3 に代表され
る高誘電率の誘電体を容量形成部に用い、下部電極とし
てシリコンの拡散を抑制しかつ高誘電率膜の堆積中の酸
化雰囲気でも低誘電率層を形成しないＰｔ／ＴａやＰｔ
／ＴｉやＲｕＯx を用いることで、要求される容量をシ
リコン酸化膜等の場合と比べてより厚い膜厚で実現する
方法が考えられる。
有するＳｒＴｉＯ3 やさらに大きな誘電率を有する（Ｂ
ａ，Ｓｒ）ＴｉＯ3 やＰｂ（Ｚｒ，Ｔｉ）Ｏ3 やＰｂ
（Ｍｇ，Ｎｂ）Ｏ3 やＰｂ（Ｍｇ，Ｗ）Ｏ3 に代表され
る高誘電率の誘電体を容量形成部に用い、下部電極とし
てシリコンの拡散を抑制しかつ高誘電率膜の堆積中の酸
化雰囲気でも低誘電率層を形成しないＰｔ／ＴａやＰｔ
／ＴｉやＲｕＯx を用いることで、要求される容量をシ
リコン酸化膜等の場合と比べてより厚い膜厚で実現する
方法が考えられる。
【０００５】
【発明が解決しようとする課題】しかし、この場合も所
望の形状に加工された下部電極側面下端部での高誘電率
膜の膜厚の減少や電界集中によるリーク電流の増加は避
けられない。これは高誘電率の誘電体や下部電極のＰｔ
／Ｔａなどが主にスパッタリング法や蒸着法などの物理
的成膜手法により形成されていることと、ドライエッチ
ング時にマスクの側壁に加工残査が生じレジスト除去後
も加工パターン周辺で凸形状となることに起因する。
望の形状に加工された下部電極側面下端部での高誘電率
膜の膜厚の減少や電界集中によるリーク電流の増加は避
けられない。これは高誘電率の誘電体や下部電極のＰｔ
／Ｔａなどが主にスパッタリング法や蒸着法などの物理
的成膜手法により形成されていることと、ドライエッチ
ング時にマスクの側壁に加工残査が生じレジスト除去後
も加工パターン周辺で凸形状となることに起因する。
【０００６】
【課題を解決するための手段】上記の下部電極側面下端
面でのリーク電流の増加の問題を解決するために、本発
明の薄膜キャパシタは下部電極直下の層間絶縁膜の厚さ
をそれ以外の領域の層間絶縁膜の厚さよりも厚くするこ
とにより高誘電率の誘電体の膜厚が下部電極側面下端部
で減少するのを低誘電率の層間絶縁膜で補い、リーク電
流の増加を抑制しかつ高い容量密度を実現している。
面でのリーク電流の増加の問題を解決するために、本発
明の薄膜キャパシタは下部電極直下の層間絶縁膜の厚さ
をそれ以外の領域の層間絶縁膜の厚さよりも厚くするこ
とにより高誘電率の誘電体の膜厚が下部電極側面下端部
で減少するのを低誘電率の層間絶縁膜で補い、リーク電
流の増加を抑制しかつ高い容量密度を実現している。
【０００７】また本発明は、基板上に層間絶縁膜を堆積
した後所望の位置にコンタクトを形成する工程と、コン
タクトおよび層間絶縁膜上に下部電極を成膜し所望の大
きさに加工した後、引き続きオーバーエッチングを行っ
て層間絶縁膜の一部を除去する工程と、高誘電率の誘電
体を物理的成膜手法により下部電極が形成された凸部を
覆うように成膜する工程と、高誘電率の誘電体上に上部
電極を形成する工程よりなる薄膜キャパシタの製造方法
であって、下部電極側面下端部でのリーク電流の増加を
抑制している。
した後所望の位置にコンタクトを形成する工程と、コン
タクトおよび層間絶縁膜上に下部電極を成膜し所望の大
きさに加工した後、引き続きオーバーエッチングを行っ
て層間絶縁膜の一部を除去する工程と、高誘電率の誘電
体を物理的成膜手法により下部電極が形成された凸部を
覆うように成膜する工程と、高誘電率の誘電体上に上部
電極を形成する工程よりなる薄膜キャパシタの製造方法
であって、下部電極側面下端部でのリーク電流の増加を
抑制している。
【０００８】また本発明は、基板上にエッチングレート
の異なる少なくとも２種類以上の層間絶縁膜を堆積した
後所望の位置にコンタクトを形成する工程と、コンタク
トおよび層間絶縁膜上に下部電極を成膜し所望の大きさ
に加工した後、下部電極直下以外の少なくとも１層以上
の層間絶縁膜を除去する工程と、高誘電率の誘電体を物
理的成膜手法により下部電極が形成された凸部を覆うよ
うに成膜する工程と、高誘電率の誘電体上に上部電極を
形成する工程よりなる薄膜キャパシタの製造方法であっ
て、下部電極下端部でのリーク電流の増加を抑制してい
る。
の異なる少なくとも２種類以上の層間絶縁膜を堆積した
後所望の位置にコンタクトを形成する工程と、コンタク
トおよび層間絶縁膜上に下部電極を成膜し所望の大きさ
に加工した後、下部電極直下以外の少なくとも１層以上
の層間絶縁膜を除去する工程と、高誘電率の誘電体を物
理的成膜手法により下部電極が形成された凸部を覆うよ
うに成膜する工程と、高誘電率の誘電体上に上部電極を
形成する工程よりなる薄膜キャパシタの製造方法であっ
て、下部電極下端部でのリーク電流の増加を抑制してい
る。
【０００９】また本発明は、基板上に層間絶縁膜を堆積
した後所望の位置にコンタクトを形成する工程と、コン
タクトおよび層間絶縁膜上に下部電極を成膜し所望の大
きさに加工する工程と、高誘電率の誘電体を物理的成膜
手法により下部電極が形成された凸部を覆うように十分
厚く成膜した後、高誘電率の誘電体のエッチバックを、
下部電極側面に堆積した高誘電率の誘電体自身をマスク
にしながら下部電極側面下端部の高誘電率の誘電体をエ
ッチングしないように行う工程と、該エッチバックを行
っなた高誘電率の誘電体上に上部電極を形成する工程よ
りなる薄膜キャパシタの製造方法であって、下部電極下
端部でのリーク電流を許容値以下に保証すると共に蓄積
容量の増加を実現している。
した後所望の位置にコンタクトを形成する工程と、コン
タクトおよび層間絶縁膜上に下部電極を成膜し所望の大
きさに加工する工程と、高誘電率の誘電体を物理的成膜
手法により下部電極が形成された凸部を覆うように十分
厚く成膜した後、高誘電率の誘電体のエッチバックを、
下部電極側面に堆積した高誘電率の誘電体自身をマスク
にしながら下部電極側面下端部の高誘電率の誘電体をエ
ッチングしないように行う工程と、該エッチバックを行
っなた高誘電率の誘電体上に上部電極を形成する工程よ
りなる薄膜キャパシタの製造方法であって、下部電極下
端部でのリーク電流を許容値以下に保証すると共に蓄積
容量の増加を実現している。
【００１０】
【実施例】（実施例１）図１は本発明の請求項１に述べ
た薄膜キャパシタを示したものである。１０１は抵抗率
が０．０１Ωｃｍのｎ型シリコン基板、１０２は層間絶
縁膜のＳｉＯ2（５００ｎｍ）、１０３はリンをドーピ
ングしたポリシリコン、１０４はＲｕＯ2 （５００ｎ
ｍ）／Ｒｕ（５０ｎｍ）、１０５は（Ｂａ0 . 5 ，Ｓｒ
0 . 5 ）ＴｉＯ3 （１００ｎｍ）、１０６はＡｌ（１μ
ｍ）／ＴｉＮ（５０ｎｍ）である。高誘電率膜である
（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 は物理的成膜手法
の一種であるイオンビームスパッタ法によって成膜した
ため、下部電極上面の膜厚が下部電極側面の膜厚よりも
大きくなっているが、下部電極全体に占める面積のうち
側面の面積のほうが上面の面積よりも大きい場合、側面
に堆積する（Ｂａ0 . 5，Ｓｒ0 . 5 ）ＴｉＯ3 の膜厚
が必要な容量密度を得るための膜厚となるように成膜時
間を制御した。
た薄膜キャパシタを示したものである。１０１は抵抗率
が０．０１Ωｃｍのｎ型シリコン基板、１０２は層間絶
縁膜のＳｉＯ2（５００ｎｍ）、１０３はリンをドーピ
ングしたポリシリコン、１０４はＲｕＯ2 （５００ｎ
ｍ）／Ｒｕ（５０ｎｍ）、１０５は（Ｂａ0 . 5 ，Ｓｒ
0 . 5 ）ＴｉＯ3 （１００ｎｍ）、１０６はＡｌ（１μ
ｍ）／ＴｉＮ（５０ｎｍ）である。高誘電率膜である
（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 は物理的成膜手法
の一種であるイオンビームスパッタ法によって成膜した
ため、下部電極上面の膜厚が下部電極側面の膜厚よりも
大きくなっているが、下部電極全体に占める面積のうち
側面の面積のほうが上面の面積よりも大きい場合、側面
に堆積する（Ｂａ0 . 5，Ｓｒ0 . 5 ）ＴｉＯ3 の膜厚
が必要な容量密度を得るための膜厚となるように成膜時
間を制御した。
【００１１】下部電極であるＲｕＯ2 ／Ｒｕ１０４の直
下の層間絶縁膜ＳｉＯ2 １０２の厚さがその他の領域の
ＳｉＯ2 の厚さよりも大きくなっている。したがって、
高誘電率の誘電体（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3
１０５が極端に薄くなるのは層間絶縁膜ＳｉＯ2 の段差
周辺となり、下部電極の側面全面においては誘電体の厚
さはほぼ一定となっている。
下の層間絶縁膜ＳｉＯ2 １０２の厚さがその他の領域の
ＳｉＯ2 の厚さよりも大きくなっている。したがって、
高誘電率の誘電体（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3
１０５が極端に薄くなるのは層間絶縁膜ＳｉＯ2 の段差
周辺となり、下部電極の側面全面においては誘電体の厚
さはほぼ一定となっている。
【００１２】図２は本発明のキャパシタと従来のキャパ
シタの電流−電圧特性を比較した図である。従来のキャ
パシタに比べリーク電極が低減し、耐圧も向上した。
シタの電流−電圧特性を比較した図である。従来のキャ
パシタに比べリーク電極が低減し、耐圧も向上した。
【００１３】（実施例２）図３は本発明の請求項２に述
べた薄膜キャパシタの製造方法を示したものである。３
０１は抵抗率が０．０１Ωｃｍのｎ型シリコン基板、３
０２は層間絶縁膜のＳｉＯ2 （５００ｎｍ）、３０３は
リンをドーピングしたポリシリコン、３０４は下部電極
のＲｕＯ2 （５００ｎｍ）／Ｒｕ（５０ｎｍ）、３０５
は（Ｂａ0. 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 （１００ｎ
ｍ）、３０６はＡｌ（１μｍ）／ＴｉＮ（５０ｎｍ）で
ある。製造工程を説明する。
べた薄膜キャパシタの製造方法を示したものである。３
０１は抵抗率が０．０１Ωｃｍのｎ型シリコン基板、３
０２は層間絶縁膜のＳｉＯ2 （５００ｎｍ）、３０３は
リンをドーピングしたポリシリコン、３０４は下部電極
のＲｕＯ2 （５００ｎｍ）／Ｒｕ（５０ｎｍ）、３０５
は（Ｂａ0. 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 （１００ｎ
ｍ）、３０６はＡｌ（１μｍ）／ＴｉＮ（５０ｎｍ）で
ある。製造工程を説明する。
【００１４】シリコン基板３０１を熱酸化してＳｉＯ2
３０２を形成し所望の位置にコンタクトを開口した。ポ
リシリコン３０３を成膜してリンを拡散しコンタクトを
埋め込み、エッチバックによりコンタクト以外のポリシ
リコンを除去した。ＤＣマグネトマロンスパッタ法によ
り下部電極ＲｕＯ2 （５００ｎｍ）／Ｒｕ（５０ｎｍ）
の２層膜を堆積した。
３０２を形成し所望の位置にコンタクトを開口した。ポ
リシリコン３０３を成膜してリンを拡散しコンタクトを
埋め込み、エッチバックによりコンタクト以外のポリシ
リコンを除去した。ＤＣマグネトマロンスパッタ法によ
り下部電極ＲｕＯ2 （５００ｎｍ）／Ｒｕ（５０ｎｍ）
の２層膜を堆積した。
【００１５】ここでＣＦ4 ガスとＯ2 ガスの混合ガスを
用いてＲｕＯ2 ／Ｒｕを所望の大きさに加工し、さらに
オーバーエッチングを行ってＲｕＯ2 ／Ｒｕ直下以外の
ＳｉＯ2 も１００ｎｍ程度エッチング除去した。しかる
後に物理的成膜手法の一種であるイオンビームスパッタ
法により基板温度６００℃、ビーム電圧１０００Ｖ、ビ
ーム電流４０ｍＡで（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ
3 （１００ｎｍ）３０５の成膜を行った。この時、上部
電極上面の（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 の膜厚
が下部電極側面の膜厚よりも大きくなってしまうが、下
部電極全体に占める面積のうち側面の面積のほうが上面
の面積よりも大きい場合、側面に堆積する（Ｂ
ａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 の膜厚が必要な容量密
度を得るための膜厚となるように成膜時間を抑制した。
上部電極Ａｌ（１μｍ）／ＴｉＮ（５０ｎｍ）３０６は
ＤＣマグネトロンスパッタ法により成膜し、所望の形状
に加工した。以上の工程で薄膜キャパシタを作製した。
用いてＲｕＯ2 ／Ｒｕを所望の大きさに加工し、さらに
オーバーエッチングを行ってＲｕＯ2 ／Ｒｕ直下以外の
ＳｉＯ2 も１００ｎｍ程度エッチング除去した。しかる
後に物理的成膜手法の一種であるイオンビームスパッタ
法により基板温度６００℃、ビーム電圧１０００Ｖ、ビ
ーム電流４０ｍＡで（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ
3 （１００ｎｍ）３０５の成膜を行った。この時、上部
電極上面の（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 の膜厚
が下部電極側面の膜厚よりも大きくなってしまうが、下
部電極全体に占める面積のうち側面の面積のほうが上面
の面積よりも大きい場合、側面に堆積する（Ｂ
ａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 の膜厚が必要な容量密
度を得るための膜厚となるように成膜時間を抑制した。
上部電極Ａｌ（１μｍ）／ＴｉＮ（５０ｎｍ）３０６は
ＤＣマグネトロンスパッタ法により成膜し、所望の形状
に加工した。以上の工程で薄膜キャパシタを作製した。
【００１６】作製した薄膜キャパシタについて電流−電
圧特性を測定したところ、図２と同様の結果を示し従来
の技術を用いた場合より大幅に改善された。
圧特性を測定したところ、図２と同様の結果を示し従来
の技術を用いた場合より大幅に改善された。
【００１７】（実施例３）図４は本発明の請求項３に述
べた薄膜キャパシタの製造方法を示したものである。４
０１は抵抗率が０．０１Ωｃｍのｎ型シリコン基板、４
０２は第１の層間絶縁膜ＳｉＯ2 （５００ｎｍ）、４０
３は第２の層間絶縁膜のＢＰＳＧ（１００ｎｍ）、４０
４リンをドーピングしたポリシリコン、４０５は下部電
極のＲｕＯ2 （５００ｎｍ）／Ｒｕ（５０ｎｍ）、４０
６は（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 （１００ｎ
ｍ）、４０７はＡｌ（１μｍ）／ＴｉＮ（５０ｎｍ）で
ある。製造工程を説明する。
べた薄膜キャパシタの製造方法を示したものである。４
０１は抵抗率が０．０１Ωｃｍのｎ型シリコン基板、４
０２は第１の層間絶縁膜ＳｉＯ2 （５００ｎｍ）、４０
３は第２の層間絶縁膜のＢＰＳＧ（１００ｎｍ）、４０
４リンをドーピングしたポリシリコン、４０５は下部電
極のＲｕＯ2 （５００ｎｍ）／Ｒｕ（５０ｎｍ）、４０
６は（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 （１００ｎ
ｍ）、４０７はＡｌ（１μｍ）／ＴｉＮ（５０ｎｍ）で
ある。製造工程を説明する。
【００１８】シリコン基板４０１を熱酸化してＳｉＯ2
４０２を形成し、さらにその上にＬＰＣＶＤ法によりＢ
ＰＳＧ４０３を成膜した。所望の位置にコンタクトを開
口し、ポリシリコン４０４を成膜してリンを拡散しコン
タクトを埋め込み、エッチバックによりコンタクト以外
のポリシリコンを除去した。ＤＣマグネトロンスパッタ
法により下部電極ＲｕＯ2 （５００ｎｍ）／Ｒｕ（５０
ｎｍ）４０５の２層膜を堆積した。
４０２を形成し、さらにその上にＬＰＣＶＤ法によりＢ
ＰＳＧ４０３を成膜した。所望の位置にコンタクトを開
口し、ポリシリコン４０４を成膜してリンを拡散しコン
タクトを埋め込み、エッチバックによりコンタクト以外
のポリシリコンを除去した。ＤＣマグネトロンスパッタ
法により下部電極ＲｕＯ2 （５００ｎｍ）／Ｒｕ（５０
ｎｍ）４０５の２層膜を堆積した。
【００１９】ここでＣＦ4 ガスとＯ2 ガスの混合ガスを
用いてＲｕＯ2 ／Ｒｕを所望の大きさに加工し、つづい
て気相ＨＦ処理により下部電極直下を除く領域のＢＰＳ
Ｇをエッチング除去した。このときＳｉＯ2 のＨＦガス
に対するエッチングレートはＢＰＳＧの１０分の１以下
であるためＢＰＳＧのみが選択的にエッチングされた。
しかる後に物理的成膜手法の一種であるイオンビームス
パッタ法により基板温度６００℃、ビーム電圧１０００
Ｖ、ビーム電圧４０ｍＡで（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）
ＴｉＯ3 （１００ｎｍ）４０６の成膜を行った。この
時、下部電極上面の（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ
3 の膜厚が下部電極側面の膜厚よりも大きくなってしま
うが、下部電極全体に占める面積のうち側面の面積のほ
うが上面の面積よりも大きい場合、側面に堆積する（Ｂ
ａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 の膜厚が必要な容量密
度を得るための膜厚となるように成膜時間を制御した。
上部電極Ａｌ（１μｍ）／ＴｉＮ（５０ｎｍ）４０７は
ＤＣマグネトロンスパッタ法により成膜し、所望の形状
に加工した。以上の工程で薄膜キャパシタを作製した。
用いてＲｕＯ2 ／Ｒｕを所望の大きさに加工し、つづい
て気相ＨＦ処理により下部電極直下を除く領域のＢＰＳ
Ｇをエッチング除去した。このときＳｉＯ2 のＨＦガス
に対するエッチングレートはＢＰＳＧの１０分の１以下
であるためＢＰＳＧのみが選択的にエッチングされた。
しかる後に物理的成膜手法の一種であるイオンビームス
パッタ法により基板温度６００℃、ビーム電圧１０００
Ｖ、ビーム電圧４０ｍＡで（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）
ＴｉＯ3 （１００ｎｍ）４０６の成膜を行った。この
時、下部電極上面の（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ
3 の膜厚が下部電極側面の膜厚よりも大きくなってしま
うが、下部電極全体に占める面積のうち側面の面積のほ
うが上面の面積よりも大きい場合、側面に堆積する（Ｂ
ａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 の膜厚が必要な容量密
度を得るための膜厚となるように成膜時間を制御した。
上部電極Ａｌ（１μｍ）／ＴｉＮ（５０ｎｍ）４０７は
ＤＣマグネトロンスパッタ法により成膜し、所望の形状
に加工した。以上の工程で薄膜キャパシタを作製した。
【００２０】電流−電圧特性も図２と同様の傾向を示し
従来の技術を用いた場合より大幅に改善された。また、
実施例２で述べた製造方法と比べると、下部電極直下に
残る層間絶縁膜の膜厚がＢＰＳＧの堆積膜厚によって決
定するため再現性や量産性の点で優れている。
従来の技術を用いた場合より大幅に改善された。また、
実施例２で述べた製造方法と比べると、下部電極直下に
残る層間絶縁膜の膜厚がＢＰＳＧの堆積膜厚によって決
定するため再現性や量産性の点で優れている。
【００２１】（実施例４）図５は本発明の請求項４に述
べた薄膜キャパシタの製造方法を示したものである。５
０１は抵抗率が０．０１Ωｃｍのｎ型シリコン基板、５
０２は層間絶縁膜のＳｉＯ2 （５００ｎｍ）、５０３は
リンをドーピングしたポリシリコン、５０４は下部電極
のＲｕＯ2 （５００ｎｍ）／Ｒｕ（５０ｎｍ）、５０５
は（Ｂａ0. 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 （１００ｎ
ｍ）、１０６はＡｌ（１μｍ）／ＴｉＮ（５０ｎｍ）で
ある。製造工程を説明する。
べた薄膜キャパシタの製造方法を示したものである。５
０１は抵抗率が０．０１Ωｃｍのｎ型シリコン基板、５
０２は層間絶縁膜のＳｉＯ2 （５００ｎｍ）、５０３は
リンをドーピングしたポリシリコン、５０４は下部電極
のＲｕＯ2 （５００ｎｍ）／Ｒｕ（５０ｎｍ）、５０５
は（Ｂａ0. 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 （１００ｎ
ｍ）、１０６はＡｌ（１μｍ）／ＴｉＮ（５０ｎｍ）で
ある。製造工程を説明する。
【００２２】シリコン基板５０１を熱酸化してＳｉＯ2
５０２を形成し、所望の位置にコンタクトを開口し、ポ
リシリコン５０３を成膜してリンを拡散しコンタクトを
埋め込み、エッチバックによりコンタクト以外のポリシ
リコンを除去した。ＤＣマグネトロンスパッタ法により
下部電極ＲｕＯ2 （５００ｎｍ）／Ｒｕ（５０ｎｍ）５
０４の２層膜を堆積し、ＣＦ4 ガスとＯ2 ガスの混合ガ
スを用いてＲｕＯ2 ／Ｒｕを所望の大きさに加工した。
５０２を形成し、所望の位置にコンタクトを開口し、ポ
リシリコン５０３を成膜してリンを拡散しコンタクトを
埋め込み、エッチバックによりコンタクト以外のポリシ
リコンを除去した。ＤＣマグネトロンスパッタ法により
下部電極ＲｕＯ2 （５００ｎｍ）／Ｒｕ（５０ｎｍ）５
０４の２層膜を堆積し、ＣＦ4 ガスとＯ2 ガスの混合ガ
スを用いてＲｕＯ2 ／Ｒｕを所望の大きさに加工した。
【００２３】しかる後に物理的成膜手法の一種であるイ
オンビームスパッタ法により基板温度６００℃、ビーム
電圧１０００Ｖ、ビーム電極４０ｍＡで（Ｂａ0 . 5 ，
Ｓｒ0 . 5 ）ＴｉＯ3 （１００ｎｍ）５０５の成膜を行
った。この時、下部電極側面下端部での膜厚は許容され
るリーク電流値以下になるような膜厚以上になるように
成膜した。したがって、下部電極城面周辺部や層間絶縁
膜のＳｉＯ2 上には図１（ｂ）に示すように（Ｂａ
0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 が厚く堆積した。従来の
製造方法ではこの状態で上部電極Ａｌ（１μｍ）／Ｔｉ
Ｎ（５０ｎｍ）１０６をＤＣマグネトロンスパッタ法に
より成膜し所望の形状に加工していた。比較実験として
従来の製造方法で作製した薄膜キャパシタの容量値のバ
イアス電圧依存性を測定した。その結果を図２（ａ）に
示す。
オンビームスパッタ法により基板温度６００℃、ビーム
電圧１０００Ｖ、ビーム電極４０ｍＡで（Ｂａ0 . 5 ，
Ｓｒ0 . 5 ）ＴｉＯ3 （１００ｎｍ）５０５の成膜を行
った。この時、下部電極側面下端部での膜厚は許容され
るリーク電流値以下になるような膜厚以上になるように
成膜した。したがって、下部電極城面周辺部や層間絶縁
膜のＳｉＯ2 上には図１（ｂ）に示すように（Ｂａ
0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 が厚く堆積した。従来の
製造方法ではこの状態で上部電極Ａｌ（１μｍ）／Ｔｉ
Ｎ（５０ｎｍ）１０６をＤＣマグネトロンスパッタ法に
より成膜し所望の形状に加工していた。比較実験として
従来の製造方法で作製した薄膜キャパシタの容量値のバ
イアス電圧依存性を測定した。その結果を図２（ａ）に
示す。
【００２４】本発明の製造方法に基づいて、（Ｂａ
0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 を成膜後引き続いてイオ
ンミリング法により、ビーム電圧７００Ｖ、ビーム電流
５００ｍＡで垂直方向から（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）
ＴｉＯ3 の全面エッチバックを行った。この時、下部電
極上面周辺部には（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3
が凸状に厚く堆積しているためこれが庇の役割を果たし
下部電極側面下端部の（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）Ｔｉ
Ｏ3 が最も薄くなっているところはエッチングされな
い。下部電極上面の（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ
3 の膜厚がエッチバックを行なう前の２分の１になった
ところでエッチングを停止した。上部電極Ａｌ（１μ
ｍ）／ＴｉＮ（５０ｎｍ）１０６をＤＣマグネトロンス
パッタ法により成膜し、所望の形状に加工した。以上の
工程で完成した本発明の製造方法による薄膜キャパシタ
の容量値のバイアス電圧依存性を図２（ｂ）に示す。
0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 を成膜後引き続いてイオ
ンミリング法により、ビーム電圧７００Ｖ、ビーム電流
５００ｍＡで垂直方向から（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）
ＴｉＯ3 の全面エッチバックを行った。この時、下部電
極上面周辺部には（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3
が凸状に厚く堆積しているためこれが庇の役割を果たし
下部電極側面下端部の（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）Ｔｉ
Ｏ3 が最も薄くなっているところはエッチングされな
い。下部電極上面の（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ
3 の膜厚がエッチバックを行なう前の２分の１になった
ところでエッチングを停止した。上部電極Ａｌ（１μ
ｍ）／ＴｉＮ（５０ｎｍ）１０６をＤＣマグネトロンス
パッタ法により成膜し、所望の形状に加工した。以上の
工程で完成した本発明の製造方法による薄膜キャパシタ
の容量値のバイアス電圧依存性を図２（ｂ）に示す。
【００２５】下部電極側面の（Ｂａ0 . 5 ，Ｓ
ｒ0 . 5 ）ＴｉＯ3 の膜厚がエッチバックによって減少
したため容量値は比較実験の場合と比べて２倍以上とな
った。また、リーク電流はエッチバックを行なった場合
と行わなかった場合とで変化はなく許容値以下であっ
た。
ｒ0 . 5 ）ＴｉＯ3 の膜厚がエッチバックによって減少
したため容量値は比較実験の場合と比べて２倍以上とな
った。また、リーク電流はエッチバックを行なった場合
と行わなかった場合とで変化はなく許容値以下であっ
た。
【００２６】なお、上記４つの実施例では高誘電率膜と
して（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 の例を述べた
が、本発明は、高誘電率膜として化学式がＡＢＯ3 で表
され、それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、Ｌａ、Ｌ
ｉ、Ｋのうち少なくとも１種以上、ＢとしてＺｒ、Ｔ
ｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうち少
なくとも１種以上からなるもの、例えば、ＳｒＴｉ
Ｏ3 、ＰｂＴｉＯ3 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 、（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ
3、Ｐｂ（Ｍｇ，Ｗ）Ｏ3 、Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3 、
ＬｉＴａＯ3 、ＬｉＮｂＯ3 、ＫＴａＯ3 、ＫＮｂＯ3
など、あるいはそれ以外の化学式の、Ｔａ2 Ｏ5 、Ｂｉ
4 Ｔｉ3 Ｏ1 2 、ＢａＭｇＦ4 、などを用いても有効で
ある。また、下部電極としてＲｕＯ2 ／Ｒｕの例を述べ
たが、本発明は下部電極としてＰｔとその下にＴａやＴ
ｉＮなどのバリア層を設けた構造を用いても有効であ
る。
して（Ｂａ0 . 5 ，Ｓｒ0 . 5 ）ＴｉＯ3 の例を述べた
が、本発明は、高誘電率膜として化学式がＡＢＯ3 で表
され、それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、Ｌａ、Ｌ
ｉ、Ｋのうち少なくとも１種以上、ＢとしてＺｒ、Ｔ
ｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうち少
なくとも１種以上からなるもの、例えば、ＳｒＴｉ
Ｏ3 、ＰｂＴｉＯ3 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 、（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ
3、Ｐｂ（Ｍｇ，Ｗ）Ｏ3 、Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3 、
ＬｉＴａＯ3 、ＬｉＮｂＯ3 、ＫＴａＯ3 、ＫＮｂＯ3
など、あるいはそれ以外の化学式の、Ｔａ2 Ｏ5 、Ｂｉ
4 Ｔｉ3 Ｏ1 2 、ＢａＭｇＦ4 、などを用いても有効で
ある。また、下部電極としてＲｕＯ2 ／Ｒｕの例を述べ
たが、本発明は下部電極としてＰｔとその下にＴａやＴ
ｉＮなどのバリア層を設けた構造を用いても有効であ
る。
【００２７】
【発明の効果】以上説明したように、本発明による高誘
電率膜を用いた薄膜キャパシタ、あるいは本発明による
製造方法を用いた高誘電率膜を用いた薄膜キャパシタで
は、下部電極下端部の誘電体の膜厚が極端に小さくなる
領域でのリーク電流の増加を抑制できる効果がある。ま
た下部電極側面の面積が下部電極上面の面積よりも大き
くなった場合の側面に堆積した誘電体膜を用いて必要な
容量密度を実現する場合にもリーク電流の抑制に効果が
ある。
電率膜を用いた薄膜キャパシタ、あるいは本発明による
製造方法を用いた高誘電率膜を用いた薄膜キャパシタで
は、下部電極下端部の誘電体の膜厚が極端に小さくなる
領域でのリーク電流の増加を抑制できる効果がある。ま
た下部電極側面の面積が下部電極上面の面積よりも大き
くなった場合の側面に堆積した誘電体膜を用いて必要な
容量密度を実現する場合にもリーク電流の抑制に効果が
ある。
【図１】本発明の請求項１に述べた薄膜キャパシタであ
る。
る。
【図２】本発明の薄膜キャパシタと従来の薄膜キャパシ
タの電流−電圧特性の違いを示した図である。
タの電流−電圧特性の違いを示した図である。
【図３】本発明の請求項２の実施例を工程順に示す図で
ある。
ある。
【図４】本発明の請求項３の実施例を工程順に示す図で
ある。
ある。
【図５】本発明の請求項４の実施例を工程順に示す図で
ある。
ある。
【図６】本発明の薄膜キャパシタと従来の薄膜キャパシ
タの容量のバイアス依存性の違いを示した図である。
タの容量のバイアス依存性の違いを示した図である。
１０１，３０１，４０１，５０１ シリコン基板 １０２，３０２，４０２，５０２ ＳｉＯ2 １０３，３０３，４０４，５０３ ポリシリコン １０４，３０４，４０５，５０４ ＲｕＯ2 ／Ｒｕ １０５，３０５，４０６，５０５ （Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 １０６，３０６，４０７，５０６ Ａｌ／ＴｉＮ ４０３ ＢＰＳＧ
Ｏ3 １０６，３０６，４０７，５０６ Ａｌ／ＴｉＮ ４０３ ＢＰＳＧ
Claims (4)
- 【請求項１】 層間絶縁膜およびコンタクト上に下部電
極、高誘電率の誘電体、上部電極が積層された薄膜キャ
パシタであって、 所望の大きさに加工された下部電極直下の層間絶縁膜の
膜厚が下部電極周辺の層間絶縁膜の膜厚よりも大きく、
該下部電極の上面および側面を高誘電率の誘電体および
上部電極で覆うことを特徴とする薄膜キャパシタ。 - 【請求項２】 基板上に層間絶縁膜を堆積した後所望の
位置にコンタクトを形成する工程と、 コンタクトおよび層間絶縁膜上に下部電極を成膜し所望
の大きさに加工した後、引き続きオーバーエッチングを
行って層間絶縁膜の一部を除去する工程と、 高誘電率の誘電体を物理的成膜手法により下部電極が形
成された凸部を覆うように成膜する工程と、 高誘電率の誘電体上に上部電極を形成する工程よりなる
請求項１記載の薄膜キャパシタの製造方法。 - 【請求項３】 基板上にエッチングレートの異なる少な
くとも２種類以上の層間絶縁膜を堆積した後所望の位置
にコンタクトを形成する工程と、 コンタクトおよび層間絶縁膜上に下部電極を成膜し所望
の大きさに加工した後、下部電極直下以外の少なくとも
１層以上の層間絶縁膜を除去する工程と、 高誘電率の誘電体を物理的成膜手法により下部電極が形
成された凸部を覆うように成膜する工程と、 高誘電率の誘電体上に上部電極を形成する工程よりなる
請求項１記載の薄膜キャパシタの製造方法。 - 【請求項４】 基板上に層間絶縁膜を堆積した後所望の
位置にコンタクトを形成する工程と、 コンタクトおよび層間絶縁膜上に下部電極を成膜し所望
の大きさに加工する工程と、 高誘電率の誘電体を物理的成膜手法により下部電極が形
成された凸部を覆うように十分厚く成膜した後、高誘電
率の誘電体のエッチバックを、下部電極側面に堆積した
高誘電率の誘電体自身をマスクにしながら行う工程と、 該エッチバックを行なった高誘電率の誘電体上に上部電
極を形成する工程よりなる薄膜キャパシタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5056640A JP2788835B2 (ja) | 1993-03-17 | 1993-03-17 | 薄膜キャパシタおよびその製造方法 |
| US08/370,457 US5530279A (en) | 1993-03-17 | 1995-01-09 | Thin film capacitor with small leakage current and method for fabricating the same |
| US08/510,488 US5670408A (en) | 1993-03-17 | 1995-08-02 | Thin film capacitor with small leakage current and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5056640A JP2788835B2 (ja) | 1993-03-17 | 1993-03-17 | 薄膜キャパシタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06268156A true JPH06268156A (ja) | 1994-09-22 |
| JP2788835B2 JP2788835B2 (ja) | 1998-08-20 |
Family
ID=13032942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5056640A Expired - Lifetime JP2788835B2 (ja) | 1993-03-17 | 1993-03-17 | 薄膜キャパシタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5530279A (ja) |
| JP (1) | JP2788835B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046489A (en) * | 1997-05-29 | 2000-04-04 | Nec Corporation | Capacitor with high-dielectric-constant dielectric and thick electrode and fabrication method thereof |
| KR100549567B1 (ko) * | 1998-10-29 | 2007-12-07 | 주식회사 하이닉스반도체 | 반도체장치의 캐퍼시터 형성방법 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243487A (ja) * | 1992-03-02 | 1993-09-21 | Nec Corp | 集積回路 |
| US5751019A (en) * | 1994-12-06 | 1998-05-12 | Varian Associates, Inc. | Method and structure for reducing short circuits between overlapping conductors |
| KR100253270B1 (ko) * | 1995-12-30 | 2000-04-15 | 김영환 | 반도체소자의 자기정합 스택캐패시터 형성방법 |
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