JPS63133665A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63133665A JPS63133665A JP61282437A JP28243786A JPS63133665A JP S63133665 A JPS63133665 A JP S63133665A JP 61282437 A JP61282437 A JP 61282437A JP 28243786 A JP28243786 A JP 28243786A JP S63133665 A JPS63133665 A JP S63133665A
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- JP
- Japan
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- groove
- capacitor
- substrate
- insulating film
- sidewall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000003990 capacitor Substances 0.000 claims abstract description 39
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体基板に凹状の溝を有する半導体記憶装置
に関するものである。
に関するものである。
従来の技術
半導体記憶装置、特にＤＲＡＭの高集積化、大容量化に
伴なうメモリセル面積の縮小により、メモリセルとして
必要な蓄積容量（一般には５０ｆＦ以上）を確保するた
め、キャパシタ構造も従来のブレーナキャパシタに代わ
るものとして、基板表面に凹状の溝を掘り、この溝内に
キャパシタを形成した、いわゆる、トレンチキャパシタ
が注目されている。
伴なうメモリセル面積の縮小により、メモリセルとして
必要な蓄積容量（一般には５０ｆＦ以上）を確保するた
め、キャパシタ構造も従来のブレーナキャパシタに代わ
るものとして、基板表面に凹状の溝を掘り、この溝内に
キャパシタを形成した、いわゆる、トレンチキャパシタ
が注目されている。
第２図にこのトレンチキャパシタを有するメモリセルの
断面図を示す。半導体基板８に凹状の溝を形成し、この
溝の側壁部および底部にキャパシタ絶縁薄膜６を形成後
、溝をセルプレート導電層４で埋め込み、溝の側壁およ
び底部でら容量を確保して小面積で大きな蓄積容量を得
ることが可能である。なお、同図中、７は半導体基板８
に不純物を拡散することにより形成された拡散層でキャ
パシタの一方の電極を形成し、もう一方の電極は減圧Ｃ
ＶＤ法により形成された多結晶シリコンよるなるセルプ
レート導電層４により形成される。
断面図を示す。半導体基板８に凹状の溝を形成し、この
溝の側壁部および底部にキャパシタ絶縁薄膜６を形成後
、溝をセルプレート導電層４で埋め込み、溝の側壁およ
び底部でら容量を確保して小面積で大きな蓄積容量を得
ることが可能である。なお、同図中、７は半導体基板８
に不純物を拡散することにより形成された拡散層でキャ
パシタの一方の電極を形成し、もう一方の電極は減圧Ｃ
ＶＤ法により形成された多結晶シリコンよるなるセルプ
レート導電層４により形成される。
発明が解決しようとする問題点
しかしながらこのような構造のメモリセルにおいて次の
ような問題点がある。
ような問題点がある。
半導体基板８に凹状の溝を形成した後、キャパシタ絶縁
膜ＩＩＩ ６を形成する際、熱酸化法では半導体基板表
面のコーナー部において酸化膜との界面に半導体基板が
突き出たような形状、いわゆる“ホーン現象”が生じる
。このためこのコーナー部において絶縁薄膜の膜厚が薄
くなり、キャパシタ特性における絶縁耐圧やリーク電流
特性等に不良を引きおこす原因となる。
膜ＩＩＩ ６を形成する際、熱酸化法では半導体基板表
面のコーナー部において酸化膜との界面に半導体基板が
突き出たような形状、いわゆる“ホーン現象”が生じる
。このためこのコーナー部において絶縁薄膜の膜厚が薄
くなり、キャパシタ特性における絶縁耐圧やリーク電流
特性等に不良を引きおこす原因となる。
絶縁膜膜６の形成前において溝コーナー部を、いったん
、ある条件の下で熱酸化してさらにその酸化膜を除去し
てコーナーを丸める方法（犠牲酸化、丸め酸化〉や、熱
酸化法によらず気相成長法を用いて絶縁薄膜を形成する
方法もあるが、基本的にコーナー部での膜厚が側壁部と
同程度であれば、コーナー部での電界集中により、側壁
部よりもコーナー部においてのリーク電流が増大するた
め、従来のブレーナキャパシタと同程度の耐圧特性、リ
ーク電流特性を得ることは困難である。
、ある条件の下で熱酸化してさらにその酸化膜を除去し
てコーナーを丸める方法（犠牲酸化、丸め酸化〉や、熱
酸化法によらず気相成長法を用いて絶縁薄膜を形成する
方法もあるが、基本的にコーナー部での膜厚が側壁部と
同程度であれば、コーナー部での電界集中により、側壁
部よりもコーナー部においてのリーク電流が増大するた
め、従来のブレーナキャパシタと同程度の耐圧特性、リ
ーク電流特性を得ることは困難である。
本発明は前記問題点を解決するためのもので、トレンチ
キャパシタを有するメモリセルで従来のブレーナキャパ
シタと同程度の耐圧特性、リーク電流特性を得ることが
可能なメモリセル構造を備えた半導体記憶装置を提供す
るものである。
キャパシタを有するメモリセルで従来のブレーナキャパ
シタと同程度の耐圧特性、リーク電流特性を得ることが
可能なメモリセル構造を備えた半導体記憶装置を提供す
るものである。
問題点を解決するための手段
前記問題点を解決するために、本発明の半導体記憶装置
は次のような構造をもつ。
は次のような構造をもつ。
すなわち半導体基板に形成された凹状の溝の基板表面コ
ーナー部において、キャパシタ絶縁膜が溝側壁部および
底部におけるよりも厚い構造をとる。またメモリセルと
して必要な容量は、溝側壁部および底部での絶縁薄膜に
より確保し得るように、溝の面積、深さによって決定す
る。
ーナー部において、キャパシタ絶縁膜が溝側壁部および
底部におけるよりも厚い構造をとる。またメモリセルと
して必要な容量は、溝側壁部および底部での絶縁薄膜に
より確保し得るように、溝の面積、深さによって決定す
る。
作用
この構造のメモリセルを有する半導体記憶装置には次の
ような作用がある。
ような作用がある。
まず溝形キャパシタの基板表面コーナー部において、キ
ャパシタ絶縁膜が、溝側壁部および底部よりも厚いため
キャパシタ特性におけるリーク電流特性や絶縁耐圧特性
が著しく向上する。またメモリセルとして必要な容量は
溝側壁部および底部で確保するため素子が微細化でき、
高集積化、高密度化にも有利である。
ャパシタ絶縁膜が、溝側壁部および底部よりも厚いため
キャパシタ特性におけるリーク電流特性や絶縁耐圧特性
が著しく向上する。またメモリセルとして必要な容量は
溝側壁部および底部で確保するため素子が微細化でき、
高集積化、高密度化にも有利である。
すなわち、トレンチキャパシタのリーク電流特性、絶縁
耐圧特性の向上など従来の問題点を解決し、信頼性の高
い半導体記憶装置を提供するものである。
耐圧特性の向上など従来の問題点を解決し、信頼性の高
い半導体記憶装置を提供するものである。
実施例
以下、本発明の実施例を第１図に示す本発明による半導
体記憶装置のメモリセル断面図により詳述する。
体記憶装置のメモリセル断面図により詳述する。
第１図において、半導体基板８に形成された凹状の溝の
基板表面コーナー部におけるキャパシタ １絶縁膜６Ａ
は、溝側壁部および底部におけるキャパシタ絶縁膜６よ
りも厚い構造をもつ。
基板表面コーナー部におけるキャパシタ １絶縁膜６Ａ
は、溝側壁部および底部におけるキャパシタ絶縁膜６よ
りも厚い構造をもつ。
コーナー部キャパシタ絶縁膜６Ａの厚さはキャパシタの
リーク特性および絶縁耐圧特性を向上させるために必要
な最小限の厚さとし、セルプレート導電層４を溝に埋め
込む際の妨げとならないようにする。
リーク特性および絶縁耐圧特性を向上させるために必要
な最小限の厚さとし、セルプレート導電層４を溝に埋め
込む際の妨げとならないようにする。
また、メモリセルとして必要な容量は溝側壁部および底
部で確保できるように溝の面積、深さ等を決定する。
部で確保できるように溝の面積、深さ等を決定する。
この構造をもつ溝形キャパシタにより、キャパシタのリ
ーク特性および絶縁耐圧特性の改善が極めて容易である
。
ーク特性および絶縁耐圧特性の改善が極めて容易である
。
発明の効果
以上のように、本発明による半導体記憶装置は溝形キャ
パシタのリーク−流特性や絶縁耐圧特性を著しく向上さ
せることが可能であり、高歩留まりで信頼性の高い半導
体記憶装置を提供するものである。
パシタのリーク−流特性や絶縁耐圧特性を著しく向上さ
せることが可能であり、高歩留まりで信頼性の高い半導
体記憶装置を提供するものである。
第１図は本発明による半導体記憶装置のメモリセル断面
図、第２図は従来技術の一例を示す溝形キャパシタを有
するメモリセル断面図である。 １・・・・・・ビットラインを形成する導電層、２・・
目・・層間絶縁膜、３・・・・・・ワードラインを形成
する導電層、４・・・・・・セルプレートを形成する導
電層、５・・・・・・素子分離を形成する絶縁厚膜、６
・・曲・キャパシタを形成する絶縁薄膜、６Ａ・・・・
・・キャパシタコーナー部の絶縁膜、７・・・・・・ソ
ース、ドレインを形成する拡散層、８・・・・・・半導
体基板。
図、第２図は従来技術の一例を示す溝形キャパシタを有
するメモリセル断面図である。 １・・・・・・ビットラインを形成する導電層、２・・
目・・層間絶縁膜、３・・・・・・ワードラインを形成
する導電層、４・・・・・・セルプレートを形成する導
電層、５・・・・・・素子分離を形成する絶縁厚膜、６
・・曲・キャパシタを形成する絶縁薄膜、６Ａ・・・・
・・キャパシタコーナー部の絶縁膜、７・・・・・・ソ
ース、ドレインを形成する拡散層、８・・・・・・半導
体基板。
Claims (1)
- 基板表面および同基板表面に形成の溝の側壁の一部を
含む前記溝の基板表面コーナー部でのキャパシタ絶縁膜
が前記溝のコーナー部近傍以外の基板表面および溝の側
壁でのキャパシタ絶縁膜よりも厚い構造をもち、前記基
板表面および溝の側壁ならびに底部に不純物を拡散する
ことにより形成された半導体基板拡散層と、前記溝に埋
め込まれた導電層とを両電極とするキャパシタを構成す
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282437A JPS63133665A (ja) | 1986-11-26 | 1986-11-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282437A JPS63133665A (ja) | 1986-11-26 | 1986-11-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63133665A true JPS63133665A (ja) | 1988-06-06 |
Family
ID=17652401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61282437A Pending JPS63133665A (ja) | 1986-11-26 | 1986-11-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63133665A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06268156A (ja) * | 1993-03-17 | 1994-09-22 | Nec Corp | 薄膜キャパシタおよびその製造方法 |
| US6797588B2 (en) | 2001-03-30 | 2004-09-28 | Denso, Corporation | Method for manufacturing a semiconductor device having a trench and a thick insulation film at the trench opening |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59184555A (ja) * | 1983-04-02 | 1984-10-19 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置およびその製造方法 |
| JPS6054472A (ja) * | 1983-09-05 | 1985-03-28 | Nec Corp | 半導体記憶装置およびその製造方法 |
| JPS60226170A (ja) * | 1984-04-25 | 1985-11-11 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-11-26 JP JP61282437A patent/JPS63133665A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59184555A (ja) * | 1983-04-02 | 1984-10-19 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置およびその製造方法 |
| JPS6054472A (ja) * | 1983-09-05 | 1985-03-28 | Nec Corp | 半導体記憶装置およびその製造方法 |
| JPS60226170A (ja) * | 1984-04-25 | 1985-11-11 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06268156A (ja) * | 1993-03-17 | 1994-09-22 | Nec Corp | 薄膜キャパシタおよびその製造方法 |
| US6797588B2 (en) | 2001-03-30 | 2004-09-28 | Denso, Corporation | Method for manufacturing a semiconductor device having a trench and a thick insulation film at the trench opening |
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