KR100430322B1 - 디램공정을위한절연칼라질화물라이너 - Google Patents
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Abstract
반도체 몸체내의 개선된 트렌치 셀 커패시터 및 동일품을 생산하기 위한 방법은 기술된다. 64 KB 디램 및 다른 메모리 셀에서 사용하기에 적당한 개선된 커패시터는 내부에 증착된 도핑 반도체 재료를 가지는 트렌치 셀, 및 도핑 재료를 둘러싸는 산화물 절연 칼라를 가진다. 얇은 질화물 층은 산화물 절연 칼라 및 도핑 재료 사이에 증착되고, 개선된 트렌치 셀 커패시터 공정을 제공하는 구조를 유발한다.
Description
본 발명은 일반적으로 다이나믹 랜덤 액세스 메모리(DRAM) 셀 및 특히, 매몰된 플레이트(plate) 셀 구조를 가지는 디램용 개선된 트렌치(trench) 셀 커패시터에 관한 것이다.
현대 디램(64메가비트 이상)을 위한 매몰된 플레이트 셀 구조물은 메모리 기술 개선을 위한 가장 발달한 개념중 하나이다. 폭넓게 공지된 바와 같이, 디램 셀은 트랜지스터와 커패시터로 형성된다. 매몰된 플레이트 셀에서, 도핑된 반도체 재료의 매몰층은 디램의 상부 표면 아래 기판에 형성된다. 이 매몰층은 실질적으로 메모리 셀의 커패시터 플레이트중 하나를 형성한다. 제 2 커패시터 플레이트는 매몰층에 인접한 트렌치 셀내에 형성된다. 트렌치 셀은 커패시터의 제 2 플레이트를 형성하는 폴리실리콘과 같은 도핑 반도체로 채워진다. 트렌치 충전 재료는 트렌치를 둘러싸는 유전층에 의해 매몰층으로부터 전기적으로 절연된다.
매몰된 플레이트 트렌치 셀 구조물을 가지는 종래 기술 디램 셀의 실시예는 제 1도에서 도시된다. p 채널 전계 효과 트랜지스터(15)는 n+ 드레인 웰(well)(11), n+ 소오스 웰(12) 및 p- 채널 영역(13)을 포함하고, p- 채널 영역은 그 위에 배치된 게이트(14)를 가진다. n+ 도핑된 매몰된 층(16)은 트랜지스터(15)의 활성 지역 아래 p- 도핑 기판(17)내에 배치된다. n+ 도핑 폴리실리콘(54, 56)으로 채워진 트렌치(31)는 매몰층(16)을 관통한다. 얇은 유전층(19), 통상적으로 산화물층은 매몰층 영역(16)으로부터 트렌치 충전 n+ 재료를 전기 절연하기 위하여 트렌치(31)를 둘러싼다. 이런 방식으로, 트렌치(31)내의 n+ 폴리실리콘이 커패시터(27)의 한 플레이트를 형성하는 트렌치 커패시터(27)를 형성한다. 매몰 영역(16)은 트렌치 영역(31)에 인접한 일부분을 가진다는 것에 주의한다. 채널영역(13)은 역시 트렌치 영역(31)에 인접한 일부분을 가진다. 이들 인접한 부분의 매몰된 영역(16) 및 채널 영역(13)은 트렌치 커패시터(27)의 다른 플레이트를 형성한다. 그래서 유전층(19)은 트렌치 커패시터(27)의 두 개의 플레이트를 분리한다. 드레인 웰(11)은 트렌치 전극(41)을 통하여 트렌치 셀(31)에 전기 접속된다. 따라서, 논리 레벨 전압은 트랜지스터(15)로부터 전압 데이터를 저장하는 트렌치 커패시터(27)로 전달된다.
제 1도의 구조로부터, 수직 기생 트랜지스터(18)는 매몰층(16) 및 드레인 웰(11) 사이에 형성된다. N+ 매몰층(16)은 소오스로서 동작하고, p- 영역(13)은 채널 영역으로 동작하고, n+ 웰(11)은 기생 트랜지스터(18)의 드레인으로서 동작한다. 도핑 폴리실리콘(56)은 게이트로서 동작하고, 절연 칼라(51)는 게이트 및 기생 트랜지스터(18)의 채널 사이에서 절연체로서 동작한다. 기생 장치(18)는 트렌치 전극(41)이 높은 논리 레벨 전압에 있을 때 턴오프(turn off)를 유지하여야 한다. 상기 턴 오프는 두꺼운 산화물등같은 절연 칼라(51)를 형성하여, 상기 절연 칼라가 도핑 폴리실리콘(56)으로부터 채널 영역(13)의 인접 부분을 실질적으로 절연하기 위한 트렌치(31) 아래로 연장함으로써 이루어진다.
통상적인 트렌치 셀 공정에서, 트렌치(31)는 첫째로 절연 칼라(51)의 하부 근처 소정 레벨까지 도핑 반도체 재료(54)로 채워진다. 이 레벨은 제 1도의 단면 깊이 라인(29)에 의해 지시된다. 첫 번째 충전후, 절연 칼라(51)는 형성되고, 상기 절연 칼라는 테트라 에틸 오르토(ortho) 실리게이트(TEOS)같은 두꺼운 산화물층일수 있다. 그 다음 트렌치(31)는 라인(29)으로부터 상부 표면까지 동일한 도핑 반도체 재료의 다른 "플러그(plug)(56)"로 채워진다. 그래서, 두꺼운 절연 칼라의 장점을 결합시키기 위하여, n+ 폴리실리콘의 두 개의 "플러그" 또는 유사한 재료는 트렌치(31)를 충전하기 위하여 필요하다.
절연 칼라를 가지는 종래 기술 디램 트렌치 셀의 다른 실시예는 제목이 "디램용 트렌치 셀"이고, P. Pelley III에 의해 1995년 12월 27일에 공고된 미합중국 특허 제 4,794,434호에서 기술되었다. 이 특허는 n+ 또는 p+ 폴리실리콘으로 충전된 트렌치 셀 및 절연층 양단에 걸릴 최대 전압을 줄이기 위하여 매몰층의 전위를 상승시키기 위한 기술을 개시한다.
다수의 장점을 제공하는 산화물 절연 칼라 기술은 추후 공정의 단계에서 몇몇 단점을 가진다. 한가지 문제점은 추후의 고온 단계에서 산소가 상부층, 궁극적으로 칼라를 통하여 확산한다는 것이다. 이것은 트렌치 측벽 실리콘의 산화 및 폴리 산화, 즉, "트렌치 폴리-충전"을 일으킨다. 산소 확산은 체적 팽창을 유발시켜 적층 결함을 유도하고 스트레스 생성에 따른 단층을 초래한다.
다른 문제점은 TEOS 칼라로부터 외부로 확산하는 오염 물질이 트렌치내의 두 개의 반도체 충진물층 사이에서 인터페이스 문제를 일으킬수 있다는 것이다. 이것은 트렌치 전극의 접촉 문제를 심화시킨다. 추가의 문제점은 칼라가 붕괴되거나 손상된 경우에 고농도로 도핑된 트렌치 폴리실리콘 충전물로부터 칼라를 통한 도판트의 외부확산이 가능하다는 것이다.
따라서, 본 발명의 목적은 종래 기술의 문제점을 극복하는 디램용 개선된 트렌치 셀 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 종래 기술 절연 칼라와 연관된 문제를 피하기 위한 질화물 라이너(liner)를 가지는 디램 트렌치 셀 커패시터의 개선된 절연 칼라를 제공하는 것이다.
본 발명의 다른 장점은 디램 트렌치 셀에서 절연 칼라를 형성하기 위한 개선된 공정을 제공하는 것이다.
본 발명의 이들 및 다른 목적 및 장점은 실시예의 다음 상세한 설명을 참조하여 당업자에게 명백하게 될 것이다.
상기 발명은 64킬로바이트 디램 메모리 셀 또는 다른 유사한 메모리 셀에서 사용하기에 적당한 반도체 몸체내의 개선된 트렌치 셀 커패시터이다. 개선된 트렌치 셀 커패시터는 그 내부에 증착된 도핑 반도체 재료를 가지는 트렌치 셀, 도핑 반도체 재료를 둘러싸는 소정 두께의 산화물 절연 칼라, 및 산화물 절연 칼라와 도핑 반도체 재료 사이에 증착된 질화물층을 포함한다. 질화물층은 절연 칼라의 소정 두께보다 작은 두께를 가진다.
절연 칼라 및 도핑 재료 사이의 질화물층을 가짐으로써 절연 칼라를 가지는 종래 기술 트렌치 셀 커패시터와 연관된 다수의 공정 문제를 해결할 수 있다.
때때로, 개선된 트렌치 셀 커패시터는 질화물층 및 도핑 반도체 재료사이에 증착된 제 2 산화물층을 가질수 있다.
커패시터의 트렌치 셀은 제 1 영역 및 제 2 영역을 가질수 있고, 절연 칼라 및 질화물층은 제 1 영역내에 배치되고, 도핑 반도체 재료는 제 1 및 제 2 영역 양쪽에 증착된다. 절연 칼라의 소정 두께 보다 작은 두께를 가지는 유전 절연 층은제 2 영역내의 도핑 반도체 재료를 둘러싸고 또한 트렌치 셀의 하부를 형성한다. 트렌치 커패시터는 트렌치 커패시터의 한 플레이트를 실질적으로 형성하기 위하여 트렌치 셀에 인접한 도핑 반도체 재료의 매몰층을 가지며, 여기서 트렌치 셀의 제 1 및 제 2 영역내에 증착된 도핑 반도체 재료는 커패시터의 제 2 플레이트를 형성하고, 유전층은 커패시터의 플레이트를 분리한다.
본 발명은 반도체 몸체내에 개선된 트렌치 셀 커패시터를 제조하는 방법을 역시 가리킨다. 상기 방법은 : 반도체 기판내에 트렌치를 형성하는 단계 ; 트렌치내의 노출된 벽 및 트렌치내의 노출된 메이저(major) 표면상에 소정 두께의 산화물층을 증착하는 단계 ; 산화물층의 노출된 부분위로 질화물층을 증착하는 단계, 여기서 질화물층은 소정 두께보다 작은 두께를 가진다 ; 일부분의 메이저 표면을 노출시키기 위하여 메이저 표면을 덮는 일부분의 질화물층 및 산화물층을 에칭하는 단계 ; 및 트렌치를 실질적으로 채우기 위하여 도핑 반도체 재료로 트렌치를 채우는 단계를 포함한다.
이 방법은 다음 단계를 더 포함한다 : 트렌치가 반도체 기판내에 형성된후 주어진 두께의 유전층과 일부분의 트렌치를 정렬하는 단계, 여기서 주어진 두께는 소정 두께보다 작다 ; 소정 레벨에 메이저 표면을 실질적으로 형성하기 위하여 도핑 반도체 재료로 소정 레벨까지 트렌치를 채우는 단계, 그것에 의해 메이저 표면은 노출된 도핑 반도체 재료를 포함한다.
본 발명은 반도체 몸체내에 트렌치 셀 커패시터를 제조하는 방법을 역시 가리키고, 다음 단계를 포함한다 : 반도체 몸체내에 트렌치를 형성하는 단계 ; 트렌치내의 노출된 벽 및 트렌치내의 노출된 메이저 표면상에 소정 두께의 산화물층을 증착하는 단계 ; 일부분의 메이저 표면을 노출시키기 위하여 메이저 표면을 덮는 일부분의 산화물층을 에칭하는 단계 ; 산화물층의 노출된 부분 및 메이저 표면의 노출된 부분상에 질화물층을 증착하는 단계 ; 일부분의 메이저 표면을 다시 노출시키기 위하여 메이저표면을 덮는 질화물층을 일부 에칭하는 단계 ; 및 트렌치를 실질적으로 채우게 위하여 도핑 반도체 재료로 트렌치를 채우는 단계를 포함한다.
본 발명의 목적 및 특징은 첨부된 도면을 참고로한 이하의 설명으로부터 보다 쉽게 이해될 것이다.
본 발명에 따른 개선된 디램의 바람직한 실시예는 제 2도의 단면에서 도시된다. 디램(20)은 데이터를 저장하기 위하여, 트랜지스터(36) 및 트랜지스터(36)에 결합된 커패시터(32)를 포함한다. 트렌치 커패시터(32)는 그것의 상부 측면을 따라 주변에 형성된 두꺼운 산화물 절연 칼라(24)를 가지는 트렌치 셀(21)을 포함한다. 얇은 질화물 라이너(25)는 산화물 칼라(24)의 내부 측벽상에 증착된다. 이 얇은 질화물 라이너(25)는 하기될 바와같이, 본 발명의 중요한 특징이다.
디램(20)은 종래기술에서 공지된 바와같이, 도핑 반도체 기판(33)상에 에픽텍셜 층을 성장시킴으로써 형성된다. 통상 고도핑된 매몰층(26)은 선택적인 이온 주입이나 에피택셜 성장에 의해 기판(33)내에 형성된다. 반도체 기판에 매몰층을 형성하는 것은 종래 기술에서 공지되었다. 예를들어, 매몰층(26)의 하부 부분은 기판(33)내에 형성되고 매몰층(26)의 상부 부분은 에피택셜층(도시되지 않음)내에 형성된다. 어쨋든, 길이 라인(43)은 매몰층(26) 및 트랜지스터(36)의 채널 영역(28)사이를 분리시킨다. 또한 도시된 것은 드레인 웰(23), 소오스 웰(29) 및 게이트(35)이고, 그것은 채널 영역(28)과 함께 트랜지스터(36)를 구성한다. 디램(20)은 접촉 영역(44), 도핑 영역(81) 및 산화물 절연 영역(78)을 포함한다. 채널 영역(28)이 소오스 및 드레인 웰(29 및 23) 아래로 연장한다는 것은 주의된다. 채널 영역(28)은 바람직하게 매몰층(26)과 반대의 전도성을 가진다. 결과적으로, 절연은 매몰층(26) 및 소오스와 드레인 영역(29 및 23) 사이에 제공된다. 예시적인 도핑 전도성은 : 기판(33), p-전도성 ; 매몰층(26), n+ ; 채널(28), p- ; 드레인 및 소오스 영역(33 및 29), n+ ; 접촉 영역(44), n+ ; 도핑 영역(81), p-이다. 그래서 형성된 트랜지스터(36)는 p 채널 FET이다. 어쨋든, 상기 발명은 n 채널 FET만을 사용하여 실행될수 있다. 임의의 경우에, 수직 구조물의 측면 효과는 매몰층(26), 드레인 웰(23) 및 영역(23 및 26) 사이의 채널 영역(28) 부분 사이에 형성된 기생 트랜지스터(45)의 형성이다.
커패시터(32)의 트렌치 셀(21)은 매몰층(26)내에 형성된다. 트렌치 셀(21)이 실질적으로 원통이지만, 상부 표면에 콘(cone)의 넓은 부분을 가지는 잘려진 콘형 모양으로 형성될수 있다. 트렌치 셀 콘의 직경은 소정 길이에서 주어진 직경 이하로 얇아질 수 있다. 트렌치 셀(21)은 정사각형 또는 직사각형 플랫폼(platgorm)을 가진다. 제 2도의 단면이 원통형 트렌치 또는 정사각형이나 직사각형 플랫폼을 가진 트렌치에 대응한다는 것이 도시된다. 트렌치 셀이 실질적으로 원통형이거나 그렇지 않더라도, 트렌치 셀의 최하부는 펀치쓰로우(punchthrough) 특성을 개선시키 위하여 하부에서 리세스(recess)되도록 형성될 수 있다.
얇은 유전층(22)은 깊이 라인(39)에 의해 지시된 바와같이, 소정 레벨까지 트렌치의 하부를 따라 그리고 트렌치의 하부 측벽을 따라 주변에 증착된다. 유전층(22)은 라인(39)(이 실시예는 제 2도에서 생략된다)에서 끝나는 대신 디램(20)의 상부 표면(89)까지 선택적으로 연장할 수 있다. 이 유전층(22)은 열적 산화물 또는 TEOS 산화물같은 이산화 실리콘(SiO2)이다. 만약 트렌치 셀(21)이 트렌치의 하부 부분(도시되지 않음)을 리세스하여 형성되면, 트렌치 하부 산화물층은 측벽을 따라 보다 두껍다. 트렌치 하부에서 이런 증가된 산화물 두께를 증착시키는 경우 종래 기술에서 공지된 바와같이, 이 영역이 펀치쓰로우에 보다 취약하기 때문에 바람직하다.
트렌치(21)는 얇은 산화물층(22)과 동일한 레벨, 즉, 라인(39)까지 도핑 폴리실리콘의 제 1 "플러그(38)"로 채워진다. p 채널 FET로서 예시된 트랜지스터(36)에 대해, 상기 실시예에서 처럼, 플러그(38)는 바람직하게 n+ 도핑된다. n 채널 FET 실시예에서, 플러그(38)는 p 형태로 도핑되고 매몰층(26)은 바람직하게 p 형태이다. 바람직하게 제 1 플러그(38)와 동일한 도핑 레벨의 제 2 폴리실리콘 플러그(37)는 트렌치 셀(21)의 잔류 부분을 채운다. 그러나, 이 제 2 플러그(37)는 하기될 바와같이, 두꺼운 산화물 칼라(24) 및 질화물 칼라(25)가 형성된후 트렌치에 삽입된다.
그래서 폴리실리콘 플러그(38 및 37)는 트렌치 셀 커패시터(32)의 한 플레이트를 형성한다. 지금, 매몰층(26)은 트렌치 셀(21)과 인접한 부분을 가진다. 채널영역(28)은 트렌치 셀(21)과 인접한 부분을 가진다. 매몰층(26) 및 채널(28)의 이들 인접 부분의 결합은 커패시터(32)의 다른 플레이트를 형성하고, 실제적인 기여는 매몰된 플레이트 인접 부분으로부터 발생한다. 채널(28)의 인접 부분은 커패시턴스에 거의 영향을 미치지 않는다. 그래서 얇은 유전층(22)은 커패시터(32)의 플레이트를 분리시킨다. 보다 얇은 유전층(22)이 만들어지면, 커패시턴스는 점점 커진다. 그러나, 층(22)은 유전체 브레이크다운(breakdown)이 발생하지 않는 것을 보장하기 위하여 충분히 두꺼워진다.
제 1 폴리실리콘 플러그(38)가 트렌치(21)에 삽입된후, 질화물 라이너(25)를 가지는 두꺼운 산화물 칼라(24)가 라인(39)으로부터 커패시터(32)의 상부 표면(89)으로 트렌치(21) 내부 주변을 따라 트렌치(21) 내부 주변을 따라 형성된다. 현재, 기생 트랜지스터(45)는 다음과 같이 형성된다 : 매몰층(26)은 드레인으로 작용하고, 드레인 영역(23)은 소오스로서 작용하고, 폴리실리콘(37)은 게이트로 작용하고, 영역(23 및 26) 사이의 채널 영역(28) 부분은 기생 트랜지스터(45)를 위한 채널 영역으로 작용한다. 질화물 라이너(25)를 가지는 산화물 칼라(24)는 기생 트랜지스터(45)의 게이트 및 채널 사이의 절연기로서 작용한다. 기생 장치의 임계 전압을 증가시키도록 기능하는 산화물 칼라(24)의 두께와, 채널 영역(28)의 낮은 전도성 도핑의 결합은 기생 트랜지스터(45)가 전도되지 않는 것을 보장한다.
두꺼운 산화물 칼라(24)의 추가의 목적은 폴리실리콘(37) 및 영역(28)사이의 유전체 브레이크다운 또는 펀치쓰로우가 없는 것을 보장하는 것이다. 유전체 브레이크다운 또는 펀치쓰로우는 높은 차동 잔압이 트렌치(21)에 인접한폴리실리콘(37) 및 채널(28)부분 사이에 존재할 때마다 가능하다.
산화물 절연 칼라(24)의 내부 측벽상에 질화물층 또는 "라이너(25)"의 추가는 질화물 라인너 없는 트렌치 셀 커패시터에 비해 몇몇 중요한 장점을 제공한다. 첫째로, 추후의 고온 처리 및 고온 산화는 절연 칼라(24)의 형성후 수행된다. 질화물 라이너(25)는 추후의 처리동안 발생하는 트렌치 충전 폴리실리콘(플러그 37 및 38)의 과도한 산화를 방지한다. 둘째로, 질화물 라이너(25)는 고온 산화동안 발생하는 트렌치 측벽 벌크(bulk) 실리콘 산화를 방지한다. 셋째로, 벌크 실리콘 산화 및 초과 트렌치 충전 폴리실리콘 산화는 스트레스에 의한 결점 생성을 유발하고, 이것은 질화물 라이너(25)에 의해 방지된다. 넷째로, 질화물 라이너(25)는 고도핑된 영역(37 및 38)으로부터 절연 칼라(24)의 "약한" 영역을 통하여 수직 기생 장치(45)로 도핑재의 외부확산을 방지하는 기능을 한다. 이 외부확산은 바람직하지 않게 기생 장치(45)를 턴온시키거나 누설을 유발하고, 그것에 대한 문제점은 현재 질화물 라이너(25)에 의해 방지된다. 마지막으로, 질화물 라이너(25)는 트렌치 충전 폴리실리콘 플러그(38 및 37) 사이의 경계면 오염을 방지한다. 상기 오염은 플러그(37) 및 연관된 처리를 가지는 트렌치 폴리실리콘 충전 동안 절연 칼라 영역으로부터 산소같은 오염의 외부확산을 방지하고 외부로 가스를 배출하는 질화물 라이너(25)에 의해 이루어진다.
트렌치 셀(21)은 질화물 라이너(25)의 내부 측벽(79) 주위, 즉, 질화물 라이너(25) 및 폴리실리콘 플러그(37) 사이에 증착된 다른 얇은 산화물 라이너(편리함을 위하여 제 2 도에서는 생략된)를 가질 수 있다. 이 얇은 산화물 라이너는 예를들어, 증기 환경하의 900°셀시우스(Celcius)같은 고온에서 질화물 라이너(25)를 열처리하여 형성될 수 있다. 질화 실리콘으로 구성된 라이너(25)에서, 질화물 라이너(25)의 내부벽의 얇은 층은 얇은 산화물 라이너를 형성하기 위하여 이 열처리에 의해 SiO2로 변환된다.
제 3도 및 4도를 참조하여, 두꺼운 산화물 칼라(24) 및 얇은 질화물 칼라(25)의 형성 단계가 도시된다. 얇은 산화물층(22)이 형성되고 제 1 실리콘 플러그(38)가 트렌치(21)내에 형성되거나 삽입된후, 두꺼운 산화물층(55)은 제 3도에서 도시된 바와같이 형성된다. 산화물층(55)은 제 1 실리콘 플러그(38) 및 얇은 유전층(22)의 상부 표면으로 구성된 라인(39)에 의해 지시된 메이저 표면을 덮기 위하여 형성된다. 층(55)은 트렌치(21)의 상부 측벽 및 웰(23 및 44)의 상부 표면을 따라 주변으로 연장한다. 두꺼운 산화물층(55)은 바람직하게 TEOS 산화물인 이산화 실리콘이지만, 열적 산화물일수 있다.
얇은 질화물 층(57)은 측벽을 따라 그리고 라인(39)상의 트렌치(21)내의 두꺼운 산화물층(55)의 모든 노출 영역을 덮고, 도시된 바와같이, 영역(23 및 44) 위의 노출된 영역을 덮기 위하여 증착된다. 질화물층(57)은 바람직하게 Si3N4같은 질화 실리콘이고 저압 화학 기상 위상 증착(LPCVD), CVD, 또는 PECVD 또는 다른 적당한 방법에 의해 증착된다. 질화물층(55)의 예시적인 두께는 70-180옴스트롱의 범위에 있다. 산화물층(55)의 예시적인 두께는 바람직하게 질화물층 두께의 3 내지 5배이다. 얇은 유전층(22)은 질화물층(55)과 동일한 두께, 즉, 70-180옴스트롱일 수있다는 것이 주의된다.
폴리실리콘 플러그(38)의 상부 표면 및 질화물층(56)(단면도에서, 바운더리(53)에 의해 지시된 바와같은)의 내부 측벽 내부에 증착된 질화물층(57) 및 두꺼운 산화물층(55) 부분은 에칭된다. 표준 포토마스킹 및 포토에칭 기술이 사용된다. 영역(23 및 44)상의 층은 역시 에칭된다. 얇은 질화물 라이너(25)를 가지는 두꺼운 산화물 칼라(24)는 제 4도에서 도시된 바와같이 형성된다. 예방조치는 산화물층(55)의 내부 측벽상에 증착되는 질화물층(57) 부분이 실질적으로 소모되는 것을 막기 위하여 에칭 공정 동안 취해진다. 포토에칭은 주변에 얇아지는 영역(52)을 형성하기 위해, 상부 표면으로부터 아래로 산화물층(24) 및 질화물 라이너(25) 주변을 에칭백하기 위하여 사용된다. 이것은 추후에 형성되거나 삽입될 제 2 폴리실리콘 플러그(37)(제 2 도에서 도시된)가 드레인 영역(23)에 가까이 위치되도록 하여, 두 개의 영역사이의 전기 접촉을 용이하게 한다. 그래서 에칭백 기술은 두 개의 영역 사이의 직접적인 전기 접속을 이룸으로써 트렌치 폴리시리콘 플러그(37) 및 드레인(23) 사이의 추가 전극이 필요하지 않거나, 물리적으로 보다 작은 전극이 사용되게 한다.
본 발명에 따른 디램 트렌치 셀 커패시터내의 얇은 질화물 라이너를 가지는 두꺼운 산화물 칼라를 형성하는 선택적인 방법은 제 5-8도에서 도시된다. 제 5도는 매몰층(69)내에 형성된 트렌치 셀(71)을 포함하는 트렌치 커패시터(70)를 도시한다. 트렌치(71)의 하부 부분은 얇은 유전층(75)과 정렬되고, 소정 깊이 라인(72)까지 고도핑된 제 1 폴리실리콘 플러그(76)가 채워진다. 그리고나서 TEOS 같은 두꺼운 산화물층(62)은 트렌치(71)의 상부 측벽, 및 폴리실리콘 플러그(76) 및 얇은 산화물층(75)의 상부 표면으로 구성된 메이저 표면을 따라 형성되고, 이것은 깊이 라인(72)에 의해 지시된다. 산화물층(62)은 드레인 영역(67) 및 도핑 영역(63)의 상부 표면상에서 연장하도록 형성된다. 그 다음 층(62)은 제 6도에서 도시된 바와같이, 단지 두꺼운 산화물 측벽이 남도록 깊이 라인(72)이상의 영역에서 에칭된 "스페이서(spacer)"이다. 영역(67 및 63) 이상의 두꺼운 산화물층(62)의 부분은 에칭되고 상부 부분이 주변에 얇아진 영역(61)을 형성하기 위하여 에칭된다.
그 다음 얇은 질화물층(60)은 제 7도에서 도시된 바와같이, 두꺼운 산화물층(62)을 완전히 덮기 위하여 트렌치(71)내에 제공된다. 질화물층(60)의 예시적 두께는 70 내지 180옴스트롱이다. 두꺼운 산화물층(62)은 예를들어, 질화물층(60) 두께의 3내지 5배이다. 유전층(75)은 질화물층(60) 두께와 동일한 정도이다. LPCVD, CVD, PECVD 또는 다른 적당한 방법에 의해 증착된 질화 실리콘(Si3N4)일 수 있는 질화물층(60)은 처음에 깊이 라인(72)에 대응하는 영역(67 및 63)의 상부 표면 및 폴리실리콘 플러그(76)의 노출 표면을 덮는다. 상기 플러그 표면을 덮는 질화물 층은 스페이서 에칭되고, 제 8도의 구조를 초래한다. 얇아진 질화물 층 영역(77)은 스페이서 에칭을 통해 얇아진 산화물 영역(61) 근처에 형성된다. 이것은 드레인 영역(67)이 공정의 마지막 단계에서 트렌치 셀(71)내에 형성되거나 삽입되는 고도핑된 제 2 폴리실리콘 플러그(75)에 보다 밀접하게 증착되게 한다. 따라서, 두 영역사이의 전기 접촉은 용이하게 되거나 직접적으로 이루어진다.
제 8도의 구조에서, 결과적인 질화물 라이너(60)는 깊이 라인(72)의 제 1 폴리실리콘 플러그(76) 아래까지 연장한다. 이것은 본 발명에 따른 첫째로 기술된 공정의 결과인 제 4도의 구조와 약간 다르다. 제 4도에서, 질화물 라이너(25)는 산화물 칼라(24)의 깊이보다 약간 좁은 깊이(58) 아래로 연장한다. 비록 제 4 및 8도의 구조가 구별될지라도, 두 개의 다른 트렌치 커패시터의 성능 특성은 실질적으로 동일하다.
제 5-8도에 해당하는 다르게 기술된 공정은 제 3-4도의 공정 이상의 장점을 가진다. 즉, 질화물층(60)의 소모는 각각의 단계(즉, 제 6도에서 도시된 바와같은)에서 메이저 폴리실리콘 표면상에 증착된 산화물층을 에칭함으로써 쉽게 방지된다. 제 3-4도의 첫째로 기술된 공정에서, 산화물층(55)의 측벽에 증착된 질화물층(57) 부분은 플러그(38)에 증착된 산화물층을 에칭하기 위하여 바람직하지 못하게 비교적 많이 에칭된다. 그래서, 질화물층(57)의 이 측벽 부분은 보다 쉽게 소모된다. 다른한편, 제 5-8도의 공정은 보다 많은 공정 단계를 포함하고, 그래서 트렌치 커패시터 설계가 두 개의 공정을 혼용하는 것이 필요하다.
실시예 결과는 본 발명의 개선된 트렌치 커패시터의 장점을 기술한다. 실험은 질화물 라이너를 가지는 그리고 가지지 않는 절연 칼라를 가지는 128K 디램 메모리 블록의 제품 로트에서 수행되었다. 그 결과는 예상한 것 이상으로 질화물 라이너를 가지는 메모리 블록에 대해 30%의 수율 개선을 나타낸다.
그래서 디램 메모리 셀에서 사용하기에 적당하고 질화물 라이너를 가지는 절연 칼라를 구비한 개선된 트렌치 셀 커패시터와, 상기 커패시터 제조방법이 개시된다. 본 발명에 따른 커패시터의 첫 번째 장점은 트렌치 충전 도핑 폴리실리콘의 과도한 산화가 절연 칼라 형성 다음 고온 공정 동안 방지되는 것이다. 본 발명의 다른 장점은 트렌치 측벽 벌크 실리콘 산화가 고온 산화 동안 방지되는 것이다. 본 발명의 추가의 장점은 목표되지 않은 산화를 예방함으로써, 결함이 유도되는 압력의 생성이 차례로 예방되는 것이다. 본 발명의 추가의 장점은 "약한" 칼라 영역을 통하여 트렌치 셀 커패시터에 인접한 턴온 또는 누설을 유발하는 수직 기생 장치 영역으로 도핑재의 외부 확산을 방지하는 것이다. 본 발명의 다른 장점은 커패시터의 트렌치 셀을 충전하는 두 개의 폴리실리콘 "플러그" 사이 경계면의 오염이 방지되는 것이다. 본 발명은 트렌치 폴리 충전동안 및 절연 칼라가 형성된후 발생하는 공정동안 절연 칼라 영역으로부터 산소 같은 오염물을 배출시키고 외부확산을 방지하여 이런 오염을 방지한다.
당업자는 본 발명의 권리 범위를 벗어나지 않고 본 발명을 변형할수 있다. 따라서, 본 발명은 청구 범위의 사상 및 범위에 의해서만 제한된다.
제 1도는 종래 기술의 트렌치 셀 커패시터형 디램(DRAM) 메모리 셀의 단면도.
제 2도는 본 발명에 따른 트렌치 셀 커패시터형 메모리 셀 실시예의 단면도.
제 3-4도는 본 발명의 실시예에 따른 메모리 셀 제조시 공정 단계를 도시한 도.
제 5-8도는 본 발명에 따른 메모리 셀의 제조시 공정 단계의 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 드레인 웰 12 : 소오스 웰
13 : 채널 영역 14 : 게이트
16 : 매몰층 18 : 기생 트랜지스터
19 : 유전층 31 : 트렌치
41 : 트렌치 전극
Claims (20)
- 도핑 반도체 재료가 내부에 증착된 트렌치 셀 ;상기 도핑 반도체 재료를 둘러싸는 소정 두께의 산화물 절연 칼라 ; 및상기 산화물 절연 칼라 및 상기 도핑 반도체 재료 사이에 증착되고, 상기 소정 두께보다 작은 두께를 가지는 질화물층을 포함하고,상기 트렌치 셀은,제 1 영역 및 제 2 영역을 포함하는데, 상기 절연 칼라 및 상기 질화물층이 상기 제 1 영역내에 증착되고, 상기 도핑 반도체 재료가 상기 제 1 및 제 2 영역 양쪽에 증착되고 ; 및상기 제 2 절연 영역내의 상기 도핑 반도체 재료를 둘러싸고 상기 트렌치 셀의 하부를 형성하는 상기 소정 두께보다 작은 두께를 가지는 유전체 절연층을 포함하는 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
- 제 1항에 있어서,상기 절연 칼라는 TEOS 산화물을 포함하는 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
- 제 1항에 있어서,상기 질화물층은 Si3N4으로 구성된 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
- 제 1항에 있어서,상기 질화물층 및 상기 도핑 반도체 재료 사이에 증착된 제 2 산화물층을 더 포함하는 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
- 제 1항에 있어서,상기 절연 칼라는 SiO2열적 산화물인 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
- 제 1항에 있어서,상기 트렌치 커패시터의 한 플레이트를 실질적으로 형성하기 위하여 상기 트렌치 셀에 인접한 도핑 반도체 재료의 매몰층을 더 포함하고,상기 트렌치 셀의 상기 제 1 및 제 2 영역내에 증착된 상기 도핑 반도체 재료는 상기 커패시터의 제 2 플레이트를 형성하고, 상기 유전층은 상기 커패시터 플레이트를 분리하는 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
- 제 6항에 있어서,상기 매몰층은 반도체 기판에 이온을 주입하여 형성되는 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
- 제 1항에 있어서,상기 매몰층은 제 3 영역 및 제 4 영역을 포함하고, 상기 제 3 영역은 반도체 기판내에 증착되고 상기 제 4 영역은 상기 반도체 기판상에서 성장하는 에피텍셜층내에 증착되는 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
- 제 1항에 있어서,상기 유전층은 SiO2로 구성되는 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
- 게이트 및 전도 경로를 가지는 트랜지스터 ; 및내부에 증착된 도핑 반도체 재료를 가지는 트렌치 셀, 상기 도핑 반도체 재료를 둘러싸는 소정 두께의 절연 칼라 및 상기 절연 칼라와 상기 반도체 재료 사이에 증착된 질화물층을 구비하는 트렌치 셀 커패시터를 포함하고,상기 일부분의 전도 경로는 상기 트렌치 셀에 인접하고, 상기 전도 경로는 상기 트렌치 셀내의 상기 도핑 반도체 재료에 접속되며상기 트렌치 셀은,제 1 영역 및 제 2 영역을 포함하는데, 상기 절연 칼라 및 상기 질화물층이 상기 제 1 영역내에 증착되고, 상기 도핑 반도체 재료가 상기 제 1 및 제 2 영역 양쪽에 증착되고 ; 및상기 제 2 절연 영역내의 상기 도핑 반도체 재료를 둘러싸고 상기 트렌치 셀의 하부를 형성하는 상기 소정 두께보다 작은 두께를 가지는 유전체 절연층을 포함하는 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
- 제 10항에 있어서,상기 절연 칼라는 상기 전도 경로에 인접한 상부 부분을 가지며, 상기 절연 칼라의 상기 상부 부분이 상기 절연 칼라의 잔류 부분의 두께보다 작은 두께를 가지도록 깊이의 함수로서 얇아지는 두께를 가져서, 상기 트렌치내의 상기 상부 부분 근처의 상기 도핑 반도체 재료가 상기 트랜지스터의 상기 전도 경로에 보다 밀접하게 배치되는 것을 특징으로 하는 반도체 몸체내의 메모리 셀.
- 반도체 기판내에 트렌치를 형성하는 단계 ;상기 트렌치내에 소정 두께의 산화물층을 증착하는 단계 ;상기 산화물층상에 상기 소정 두께보다 작은 두께를 가지는 질화물층을 증착하는 단계 ; 및상기 트렌치를 실질적으로 채우기 위하여 도핑 반도체 재료로 상기 트렌치를 채우는 단계를 포함하고,상기 소정 두께의 산화물층은 상기 트렌치내 상기 트렌치의 노출 벽 및 상기 트렌치내의 노출된 메이저 표면상에 증착되고, 상기 질화물층은 상기 산화물층의 노출부상에 증착되고,상기 메이저 표면의 일부분을 노출시키기 위하여 상기 메이저 표면상에 배치된 일부분의 상기 질화물층 및 일부분의 상기 산화물층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 반도체 몸체내에 트렌치 셀 커패시터를 제조하기 위한 방법.
- 제 12 항에 있어서,상기 트렌치가 상기 반도체 기판에 형성된후, 상기 소정 두께보다 작은 주어진 두께의 유전층과 상기 일부분의 트렌치를 정렬하는 단계 ; 및소정 레벨에 상기 메이저 표면을 실질적으로 형성하기 위하여 도핑 반도체 재료로 상기 트렌치를 소정 레벨까지 채우는 단계를 더 포함하여, 상기 메이저 표면은 노출 도핑 반도체 재료를 포함하는 것을 특징으로 하는 방법.
- 제 12항에 있어서,상기 산화물층 및 상기 질화물층의 상부 부분을 에칭하는 단계를 더 포함하고,상기 산화물층의 상부 부분은 상기 트렌치의 상기 벽상에 증착되고, 상기 산화물층 및 상기 질화물층은 상기 산화물층의 상기 상부 부분이 상기 산화물층의 잔류 부분보다 작은 두께를 가지며 상기 질화물층의 상기 상부 부분이 상기 질화물층의 잔류 부분보다 작은 두께를 가지도록 깊이의 함수로서 얇아지는 것을 특징으로 하는 방법.
- 제 12항에 있어서,상기 질화물층의 노출 표면이 제 2 산화물층으로 변환되도록 상기 질화물층을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 12항에 있어서,상기 질화물층은 화학 기상 증착(CVD)에 의해 증착된 Si3N4인 것을 특징으로 하는 방법.
- 제 12항에 있어서,소정 두께의 상기 산화물층은 상기 트렌치의 노출 벽 및 상기 트렌치내의 노출된 메이저 표면상에 증착되고 ; 상기 메이저 표면을 덮는 일부분의 상기 산화물층은 일부분의 상기 메이저 표면을 노출시키기 위하여 에칭되고 ; 상기 질화물층은 상기 트렌치내에서 상기 산화물층의 노출 부분 및 상기 메이저 표면의 상기 노출 부분상에 증착되고 ; 상기 메이저 표면상에 배치된 일부분의 상기 질화물층은 일부분의 상기 메이저 표면을 다시 노출시키도록 에칭되는 것을 특징으로 하는 방법.
- 제 17항에 있어서,상기 트렌치가 상기 반도체 기판내에 형성된후 상기 소정 두께보다 작은 주어진 두께의 유전층과 일부분의 상기 트렌치를 정렬하는 단계 ; 및소정 레벨에 상기 메이저 표면을 실질적으로 형성하기 위하여 도핑 반도체 재료로 상기 트렌치를 소정 레벨까지 채우는 단계를 더 포함하여, 상기 메이저 표면은 노출 도핑 반도체 재료를 포함하는 것을 특징으로 하는 방법.
- 제 12항에 있어서,소정 두께의 상기 산화물층은 상기 트렌치의 노출 벽 및 상기 트렌치 내의 노출 메이저 표면상에 증착되고 ; 상기 메이저 표면을 덮는 일부분의 상기 산화물층은 일부분의 상기 메이저 표면을 노출시키기 위하여 에칭되고 ; 상기 질화물층은 상기 트렌치내에서 상기 메이저 표면의 노출 부분상에 증착되고 ; 그리고 상기 메이저 표면상에 증착된 일부분의 상기 질화물층은 일부분의 상기 메이저 표면을 다시 노출시키기 위하여 에칭되는 것을 특징으로 하는 방법.
- 제 19항에 있어서,상기 트렌치가 상기 반도체 기판내에 형성된후 상기 소정 두께보다 작은 주어진 두께의 유전층과 일부분의 상기 트렌치를 정렬하는 단계 ; 및소정 레벨에 상기 메이저 표면을 실질적으로 형성하기 위하여 도핑 반도체재료로 상기 트렌치를 소정 레벨까지 채우는 단계를 추가로 포함하여, 상기 메이저 표면은 노출 도핑 반도체 재료를 포함하는 것을 특징으로 하는 방법.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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