KR960036078A - 디램 공정을 위한 절연 칼라 질화물 라이너 - Google Patents

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크리스토프 그라이만
앙엘리카 슐츠.
크리스티안 보이트
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알베르트 발도르프, 롤프 옴케
지멘스 악티엔게젤샤프트
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Abstract

반도체 몸체내의 개선된 트렌치 셀 커패시터 및 동일품을 생산하기 위한 방법은 기술된다. 64 KB 디름 밀 다른 메모리 셀에서 사용하기에 적당한 개선된 커패시터는 배우에 증착된 도핑 반도체 재료를 가지는 트렌치 셀, 및 도핑 재료를 둘러싸는 산화물 절연 칼라를 가진다. 얇은 질화물 층은 산화물 절연 칼라 및 도핑 재료 사이에 증착되고, 개선된 트렌치 셀 커패시터 공정을 제공한는 구조를 유발한다.

Description

디램 공정을 위한 절연 칼라 질화물 라이너
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 트렌치 셀 커패시터형 메모리 셀 실시예의 단면도.

Claims (22)

  1. 도핑 반도체 재료가 내부에 증착된 트렌치 셀; 상기 도핑 반도체 재료를 둘러싸는 소정 두께의 산화물 절연 칼라; 및 상기 산화물 절연 칼라 및 상기 도핑 반도체 재료 사이에 증착되고, 상기 소정 두께보다 작은 두께를 가지는 질화물층을 포함하는 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
  2. 제1항에 있어서, 상기 절연 칼라는 TEOS 산화물을 포함하는 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
  3. 제1항에 있어서, 상기 질화물층은 Si3N4으로 구성된 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
  4. 제1항에 있어서, 상기 질화물층 및 상기 도핑 반도체 재료 사이에 증착된 제2산화물층을 더 포함하는 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
  5. 제1항에 있어서, 상기 절연 칼라는 SiO2열 산화물인 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
  6. 제1항에 있어서, 상기 트렌치 셀이, 제1영역 및 제2영역을 포함하는데 상기 절연 칼라 및 상기 질화물층이 상기 제1 영역내에 증착되고, 상기 도핑 반도체 재료가 상기 제1 및 제2 영역 양쪽에 증착되고; 그리고 상기 제2 절연 영역내의 상기 도핑 반도체 재료를 둘러싸고 상기 트렌치 셀의 하부를 형성하는 상기 소정 두께보다 작은 두께를 가지는 유전체 절연층을 포함하는 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
  7. 제6항에 있어서, 상기 트렌치 커패시터의 한 플레이트를 실질적으로 형성하기 위하여 상기 트렌치 셀에 인접한 도핑 반도체 재료의 매몰층을 추가로 포함하고, 상기 트렌치 셀의 상기 제1 및 제2 영역내에 증착된 상기 도핑 반도체 재료는 상기 커패시터의 제2 플레이트를 형성하고, 상기 유전층은 상기 커패시터 플레이트를 분리하는 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
  8. 제7항에 있어서, 상기 매몰층은 이온 주입에 의해 반도체 기판에 형성되는 것을 특징으로 하는 반도체 몸채내의 트렌치 셀 커패시터.
  9. 제6항에 있어서, 상기 매몰층은 제3영역 및 제4영역을 포함하고, 상기 제3 영역은 반도체 기판내에 증착되고 상기 제4 영역은 상기 반도체 기판상에서 성장하는 에피텍셜층내에 증착되는 것을 특징으로 하는 반도체 몸체내의 트렌치 셀 커패시터.
  10. 제6항에 있어서, 상기 유전층은 SiO2로 구성되는 것을 특징으로 하는 반도체 몸체내의 트렌티 셀 커패시터.
  11. 게이트 및 전도 경로를 가지는 트랜지스터; 내부에 증착된 도핑 반도체 재료를 가지는 트렌치 셀, 상기 도핑 반도체 재료를 둘러싸는 소정 두께의 절연 칼라 및 상기 절연 칼라와 상기 반도체 재료 사이에 증착된 질화물층을 포함하는 트렌치 셀 커패시터를 포함하고, 상기 일부분의 전도 경로는 상기 트렌치 셀이 인접하고, 상기 전도 경로는 상기 트렌치 셀내의 상기 도핑 반도체 재료에 접속되는 것을 특징으로 하는 반도체 몸체내의 메모리 셀.
  12. 제11항에 있어서, 상기 절연 칼라는 상기 전도 경로에 인접한 상부 부분을 가지며, 상기 절연 칼라의 상기 부분 깊이 기능 때문에 분기되는 두께를 가지는 절연 칼라는 상기 절연 칼라의 잔류부의 두께보다 작은 두께를 가져서, 상기 트렌치내의 상기 상부 구분 근처의 상기 도핑 반도체 재료가 상기 트렌지스터의 상기 전도 경로에 밀접하게 배치되는 것을 특징으로 하는 반도체 몸체내의 메모리 셀.
  13. 반도체 기판내에 트렌치를 형성하는 단계; 상기 트렌치내에 소정 두께의 산화물층을 증착하는 단계; 상기 산화물층상에 있으며, 상기 소정 두께보다 작은 두께를 가지는 질화물층을 증착하는 단계; 및 상기 트렌치를 실질적으로 채우기 위하여 도핑 반도체 재료를 가지는 상기 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 몸체내에 트렌치 셀 커패시터를 제조하기 위한 방법.
  14. 제13항에 있어서, 상기 소정 두께의 산화물층은 상기 트렌치의 노출 벽 및 상기 트렌치내의 노출된 메이저 표면상의 상기 트렌치내에 증착되고, 상기 질화물층은 상기 산화물층의 노출부상에 증착되고, 상기 메이저 표면의 일부분을 노출시키기 위하여 상기 메이저 표면상에 배치된 일부분의 상기 질화물층 및 일부분의 상기 산화물층을 에칭하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 상기 트렌치가 상기 반도체 기판에 형성된 후, 상기 소정 두께보다 작은 상기 주어진 두께의 유전층을 가지는 상기 일부분의 트렌치를 정렬하는 단계; 및 상기 트렌치를 상기 소정 레벨에서 상기 메이저 표면을 실질적으로 형성하기 위하여 도핑 반도체 재료의 소정 레벨로 채우는 단계를 추가로 포함하는데, 상기 메이저 표면은 노출 도핑 반도체 재료를 포함하는 것을 특징으로 하는 방법.
  16. 제14항에 있어서, 상기 산화물층 및 상기 질화물층의 상부 부분을 에칭하는 단계를 추가로 포함하고, 상기 산화물층의 상기 상부 부분은 상기 트렌치의 상기 벽상에 증착되고, 상기 산화물층 및 상기 질화물층은 상기 산화물층의 상기 상부 부분이 상기 산화물층의 잔류 부분보다 작은 두께를 가지며 상기 질화물층의 상기 부분이 상기 질화물층의 잔류 부분보다 작도록 깊이의 기능 때문에 분기되는 것을 특징으로 하는 방법.
  17. 제13항에 있어서, 상기 질화물층의 노출 표면이 제2산화물층으로 변환되도록 열처리로 상기 질화물층을 가열하는 단계를 추가로 포함하는 것을 특징으로 하는 방법,
  18. 제3항에 있어서, 상기 질화물층은 화학 기상 증착(CDV)에 의해 장착된 Si3N4인 것을 특징으로 하는 방법.
  19. 제13항에 있어서, 소정 두께의 상기 산화물층은 상기 트렌치의 노출 벽 및 상기 트렌치내의 노출된 메이저 표면상에 증착되고; 상기 메이저 표면을 덮는 일부분의 상기 산화물층은 일부분의 상기 메이저 표면을 노출시키기 위하여 에칭되고; 상기 질화물층은 상기 산화물층의 노출 부분 및 상기 메이저 표면의 상기 노출 부분상의 상기 트렌치내에 증착되고; 상기 메이저 표면상에 배치된 일부분의 상기 질화물층은 일부분의 상기 메이저 표면을 다시 노출시키기 위하여 에칭되는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 상기 트렌치가 상기 반도체 기판내에 형성된 후 상기 소정 두께보다 작은 주어진 두께의 유전층을 가지는 일부분의 상기 트렌치를 정렬하는 단계; 및 상기 트렌치를 상기 소정 레벨에서 상기 메이저 표면을 실질적으로 형성하기 위하여 도핑 반도체 재료의 소정 레벨로 채우는 단계를 추가로 포함하는데, 상기 메이저 표면은 노출 도핑 반도체 재료를 포함하는 것을 특징으로 하는 방법.
  21. 제14항에 있어서, 소정 두께의 상기 산화물층은 상기 트렌치의 노출 벽 및 상기 트렌치내의 노출 메이저 표면상에 증착되고; 상기 메이저 표면을 덮는 일부분의 상기 산화물층은 일부분의 상기 메이저 표면을 노출시키기 위하여 에칭되고; 상기 질화물층은 상기 메이저 표면의 노출 부분상의 상기 트렌치내에 증착되고; 그리고 상기 메이저 표면상에 증착된 일부분의 상기 질화물층은 일부분의 상기 메이저 표면을 다시 노출시키기 위하여 에칭되는 것을 특징으로 하는 방법.
  22. 제21항에 있어서, 상기 트렌치가 상기 반도체 표면내에 형성된 후 상기 소정 두께보다 작은 주어진 두께의 유전층 가지는 일부분의 상기 트렌치를 정렬하는 단계; 및 상기 트렌치를 상기 소정 레벨에서 상기 메이저 표면을 실질적으로 형성하기 위하여 도핑 반도체 재료의 소정 레벨로 채우는 단계를 추가로 포함하는데, 상기 메이저 표면은 노출 도핑 반도체 재료를 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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