KR100793254B1 - 향상된 ｄｒａｍ 셀 생산 방법 - Google Patents

향상된 ｄｒａｍ 셀 생산 방법 Download PDF

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Abstract

본 발명에 따르면, 트렌치에 실리콘의 제 1 층을 증착하는 단계, 대략 50nm인 실리콘의 제 2 층을 증착하는 단계, 그리고 산화 계면층을 트렌치 측면과 실리콘 제 1 층의 상단에 성장시키는 단계, 이방성 실리콘 에칭을 트렌치 측면에 있는 산화층을 보호하는 동안 트렌치의 상단에 산화물을 노출시키는 단계, 및 습식 화학 에칭을 노출된 산화물 층을 제거하도록 적용하는 단계를 포함하는 DRAM 셀 제조에 대한 향상된 방법이 제공된다. 본 방법은 표준으로써 계속된다. 향상된 방법은 매입형 스트랩의 접촉저항을 줄이고 따라서 저온 동작수행 셀에 대한 생산 수율을 향상시킨다.
Figure 111999003700729-pat00006
트렌치, 매입형 스트랩, 산화 계면층, 이방성 에칭물질, 접촉 저항

Description

향상된 ＤＲＡＭ 셀 생산 방법{IMPROVED PROCESS FOR DRAM CELL PRODUCTION}
도 1은 현재의 DRAM 생산방법 도이다.
도 2a, 2b, 2c는 본 발명에 의한 향상된 DRAM 생산방법 도이다.
본 발명은 향상된 DRAM 셀 생산방법에 관한 것이다. 더 상세하게, 본 발명은 DRAM셀 생산에 향상된 실리콘 스페이서층 증착 방법을 사용하는 것이다.
DRAM 셀 크기를 축소하면 생산 과정동안 전위에 대하여 향상된 민감도가 요구된다. 해당분야에 공지된 바와 같이, 본 처리 과정에 사용되는 여러가지 재료의 상이한 열팽창계수는 DRAM을 포함하는 여러가지 층의 위치에서 전위의 원인이 된다.
현재, DRAM 셀은 반도체 제조기술로써 잘 알려진I/S/T(IBM/Siemens/Toshiba)방법에 의해 제조된다.
DRAM 셀에 대한 0.25um 기술의 소개에서, 매입형 스트랩 활성 영역 계면에서 발생된 전위는 심각한 문제가 되어왔다. 활성 영역으로 전위가 유도된 매입형 스트랩의 확장을 피하기 위해, 특히 두께가 0.5nm인 산화 계면층이 소개되었다. 이것 은 전위에 대한 장벽으로 유리하게 동작한다. 그러나, 매입형 스트랩에서 산화 계면층의 존재는 또한 결과적으로 원치않는 접촉저항의 증가를 가져와서 저온 동작 수행 셀의 생산 수율을 떨어뜨리는 원인이 된다.
본 발명은 매입형 스트랩의 접촉저항을 감소시켜 저온 동작 수행 셀에 대한 생산수율을 향상을 시키는 기술적인 문제를 해결한다.
본 발명에 따르면 트렌치에 제 1 물질의 층을 증착하는 단계를 포함하고, 상기 트렌치에 제 2 물질의 제 1 층을 증착하는 단계, 상기 제 1 물질의 상기 층과 상기 제 2 물질의 상기 제 1 층 사이에 그리고 상기 트렌치 측면과 상기 제 2 물질의 상기 제 1 층 사이에 산화 계면층을 성장시키는 단계, 이방성 에칭 물질을 상기 제 2 물질의 상기 제 1 층의 표면에 적용하여 상기 트렌치 측면과 상기 제 2 물질의 상기 제 1층 사이에 있는 상기 산화 계면층을 보호하고 상기 산화계면층과 상기 제 1 물질의 상기 층의 상단에 배치된 상기 제 2 물질의 상기 제 1 층을 노출하는 단계 , 제 2 에칭 물질을 상기 제 2 물질의 제 1 층 표면에 적용하여 상기 산화 계면층과 상기 제 1 물질의 상기 층의 상단에 배치된 상기 제 2 물질의 상기 제 1 층을 실질적으로 제거하는 단계, 및 상기 트렌치를 실질적으로 채우는 방법으로 상기 트렌치에 상기 제 2 물질의 제 2 층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 DRAM셀 생산방법이 제공된다.
상기 제 1 물질의 상기 층은 두께가 대략 300nm일 수 있고 상기 제 1 물질은 비소 도핑형 인함유 실리콘일 수 있다.
상기 제 2 물질의 제 1 층은 두께가 대략 50nm일 수 있고 상기 제 2 물질은 실리콘일 수 있다.
상기 산화 계면층은 두께가 대략 2nm일 수 있다.
상기 제 2 물질의 상기 제 2 층은 두께가 대략 250nm일 수 있다.
상기 이방성 에칭 물질은 염산, 염소, 산화헬륨(Hcl, Cl2, He/O2)을 포함하는 물질일 수 있다.
상기 제 2 에칭 물질은 플루오르화 수소산(HF)일 수 있다.
해당분야에 능숙한 당업자는 비소 도핑형 붕소 실리콘과 같은 다양한 종류의 실리콘이 사용될 수 있고, 층의 두께가 변경될 수 있다는 것을 이해할 수 있을 것이다. 나아가, 증기를 포함하는 플루오르화 수소산과 같은 다른 종류의 에칭 물질이 사용될 수 있다는 것을 이해할 수 있을 것이다.
본 발명은, 트렌치의 측면에 산화 계면층을 사용함으로써 전위에 대한 보호를 유지하여 현재의 DRAM생산 방법에 향상을 제공함과 동시에 실리콘 두개의 층 사이에 산화 계면층이 존재함으로써 기인된 원치 않는 접촉저항을 감소시킨다. 접촉 저항을 감소 시킴으로써 DRAM셀은 저온에서 동작하는 동안 불량 발생이 감소하는 경향이 있다. 따라서, 본 발명은 저온 동작수행 셀에 대해 더 높은 생산수율을 제공한다.
본 발명의 주요한 이점과 특징이 상기에 설명되었지만, 다음의 도면과 단지 예로써 표현된 바람직한 실시예의 상세한 설명에서 본 발명의 상세한 이해를 할 수 있을 것이다.
도 1에, 트렌치(2)를 칼라(4)내부에 정의한 현재의 DRAM 생산 방법이 도시되어 있다. 두께가 대략 300nm인 비소 도핑형 인함유 실리콘(6)층이 해당분야에 공지된 증착수단으로 증착된다. 두께가 대략 2nm인 산화 계면층(8)은 비소 도핑형 인 함유 실리콘층(6)의 상단과 트렌치(2)의 측면(3)에 성장된다. 실리콘의 제 2 층(10)은 증착수단에 의해 상기 트렌치 내부에 증착된다. 측면(3)상의 산화 계면층(8b)은 전위에 대한 장벽으로 동작한다. 비소 도핑형 인 함유 실리콘층(6)과 실리콘 층(10) 사이에 위치한 산화 계면층(8a)은 상기 층(6,10)사이에 접촉 저항을 증가시키는 역할을 한다.
도 1에 또한 도시된 부분이 동일 부재 번호로 표시된 도 2a에 본 발명에 따른 향상된 DRAM 생산 방법이 도시되어 있다. 본 발명에 따른 방법은 실리콘 층(10)의 증착이 대략 50nm로 증착된 후 정지되는 것으로 공지된 방법과는 구별된다. 산화 계면층(8)은 대략 2nm의 두께로 성장된다. 그다음에 이방성 에칭이 폴리 크리스탈 실리콘(10b)과 트렌치(2) 측면(3)상의 산화 계면층(8b)이 보호되도록 트렌치 내부에 적용된다. 그러나 실리콘(10a)과 비소 도핑형 인함유 실리콘(6) 상단의 산화 계면층(8a)은 노출되어 있다. 제 2 화학 에칭이 비소 도핑형 인함유 실리콘(6) 상단으로 부터 산화 계면층(8a)을 실질적으로 제거하도록 적용된다.
도 2a에 또한 도시한 부분이 동일 부재 번호로 표시된 도 2b는, 실리콘(10a)과 산화 계면층(8a)이 표면에서 제거된 상태의 비소 도핑형 인 함유 실리콘(6)을 도시한다. 실리콘의 제 2 층(10)은 다음에 트렌치(2)를 채우기 위해 증착된다.
도 2b에 또한 도시한 부분이 동일 부재 번호로 표시된 도 2c는, 비소 도핑형 인 함유 실리콘 층(6)과, 층(6,10)사이로 부터 산화 계면층(8a)이 제거된 실리콘 층(10)으로 채워지고, 산화 계면층(8b)은 여전히 트렌치의 측면(3)상에 존재하는 매입형 트렌치(2)를 도시한다.
향상된 방법은 매입형 스트랩의 접촉저항을 줄이고 따라서 저온 동작수행 셀에 대한 생산 수율을 향상시킨다.
해당분야에 숙련된 당업자는 본 발명의 범위를 벗어나지 않고 상기에 설명된 실시예가 많은 수정이 가능하다는 것을 이해할 수 있을 것이다.

Claims (11)

  1. 트렌치에 제 1 물질의 층을 증착하는 단계를 포함하는 DRAM셀 생산 방법에 있어서,
    상기 트렌치에 제 2 물질의 제 1 층을 증착하는 단계;
    상기 제 1 물질의 상기 층과 상기 제 2 물질의 상기 제 1 층 사이에, 그리고 상기 트렌치 측면과 상기 제 2 물질의 상기 제 1 층 사이에 산화 계면층을 성장시키는 단계;
    이방성 에칭 물질을 상기 제 2 물질의 상기 제 1 층의 표면에 적용하여 상기 트렌치 측면과 상기 제 2 물질의 상기 제 1층 사이에 있는 상기 산화 계면층을 보호하고 상기 산화계면층과 상기 제 1 물질의 상기 층의 상단에 배치된 상기 제 2 물질의 상기 제 1 층을 노출시키는 단계;
    제 2 에칭 물질을 상기 제 2 물질의 상기 제 1 층 표면에 적용하여 상기 산화 계면층과 상기 제 1 물질의 상기 층의 상단에 배치된 상기 제 2 물질의 상기 제 1 층을 실질적으로 제거하는 단계; 및
    상기 트렌치를 실질적으로 채우는 방법으로, 상기 트렌치에 제 2 물질의 제 2 층을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 제 1 물질의 상기 층은 두께가 대략 300nm인 것을 특징으로 하는 방법.
  3. 제 1 또는 제 2 항에 있어서, 상기 제 1 물질은 비소 도핑형 인함유 실리콘인 것을 특징으로 하는 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 물질의 상기 제 1 층은 두께가 대략 50nm인 것을 특징으로 하는 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 물질은 실리콘인 것을 특징으로 하는 방법.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 산화 계면층은 두께가 대략 2nm인 것을 특징으로 하는 방법.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 물질의 상기 제 2 층은 두께가 대략 250nm인 것을 특징으로 하는 방법.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 이방성 에칭 물질은 염산, 염소, 및 산화 헬륨(HCl, Cl2, He/O2)을 포함하는 물질인 것을 특징으로 하는 방법.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 에칭 물질은 플루오르화 수소산(HF)인 것을 특징으로 하는 방법.
  10. 실리콘 스페이서 층 증착을 위한 방법에 있어서, 상기 방법은
    트렌치에 제 1 물질의 층을 증착하는 단계;
    상기 트렌치에 실리콘의 제 1 층을 증착하는 단계;
    상기 제 1 물질의 상기 층과 상기 실리콘의 상기 제 1 층 사이에, 그리고 상기 트렌치 측면과 상기 실리콘의 상기 제 1 층 사이에 산화 계면층을 성장시키는 단계;
    이방성 에칭 물질을 상기 실리콘의 상기 제 1 층의 표면에 적용하여 상기 트렌치 측면과 상기 실리콘의 상기 제 1층 사이에 있는 상기 산화 계면층을 보호하는 단계;
    제 2 에칭 물질을 상기 실리콘의 상기 제 1 층 표면에 적용하여 상기 제 1 물질의 상기 층의 상단에 배치된 상기 실리콘의 상기 제1 층과 산화 계면층을 제거하는 단계; 및
    상기 트렌치를 채우는 방법으로, 상기 트렌치에 실리콘의 제 2 층을 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 삭제
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