KR100793254B1 - 향상된 ｄｒａｍ 셀 생산 방법 - Google Patents

향상된 ｄｒａｍ 셀 생산 방법 Download PDF

Info

Publication number
KR100793254B1
KR100793254B1 KR1019990011161A KR19990011161A KR100793254B1 KR 100793254 B1 KR100793254 B1 KR 100793254B1 KR 1019990011161 A KR1019990011161 A KR 1019990011161A KR 19990011161 A KR19990011161 A KR 19990011161A KR 100793254 B1 KR100793254 B1 KR 100793254B1
Authority
KR
South Korea
Prior art keywords
layer
trench
silicon
oxide
depositing
Prior art date
Application number
KR1019990011161A
Other languages
English (en)
Other versions
KR20000022611A (ko
Inventor
코플러겐터
미쉬츠지크프리드
Original Assignee
인피네온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피네온 테크놀로지스 아게 filed Critical 인피네온 테크놀로지스 아게
Publication of KR20000022611A publication Critical patent/KR20000022611A/ko
Application granted granted Critical
Publication of KR100793254B1 publication Critical patent/KR100793254B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따르면, 트렌치에 실리콘의 제 1 층을 증착하는 단계, 대략 50nm인 실리콘의 제 2 층을 증착하는 단계, 그리고 산화 계면층을 트렌치 측면과 실리콘 제 1 층의 상단에 성장시키는 단계, 이방성 실리콘 에칭을 트렌치 측면에 있는 산화층을 보호하는 동안 트렌치의 상단에 산화물을 노출시키는 단계, 및 습식 화학 에칭을 노출된 산화물 층을 제거하도록 적용하는 단계를 포함하는 DRAM 셀 제조에 대한 향상된 방법이 제공된다. 본 방법은 표준으로써 계속된다. 향상된 방법은 매입형 스트랩의 접촉저항을 줄이고 따라서 저온 동작수행 셀에 대한 생산 수율을 향상시킨다.
Figure 111999003700729-pat00006
트렌치, 매입형 스트랩, 산화 계면층, 이방성 에칭물질, 접촉 저항

Description

향상된 ＤＲＡＭ 셀 생산 방법{IMPROVED PROCESS FOR DRAM CELL PRODUCTION}
도 1은 현재의 DRAM 생산방법 도이다.
도 2a, 2b, 2c는 본 발명에 의한 향상된 DRAM 생산방법 도이다.
본 발명은 향상된 DRAM 셀 생산방법에 관한 것이다. 더 상세하게, 본 발명은 DRAM셀 생산에 향상된 실리콘 스페이서층 증착 방법을 사용하는 것이다.
DRAM 셀 크기를 축소하면 생산 과정동안 전위에 대하여 향상된 민감도가 요구된다. 해당분야에 공지된 바와 같이, 본 처리 과정에 사용되는 여러가지 재료의 상이한 열팽창계수는 DRAM을 포함하는 여러가지 층의 위치에서 전위의 원인이 된다.
현재, DRAM 셀은 반도체 제조기술로써 잘 알려진I/S/T(IBM/Siemens/Toshiba)방법에 의해 제조된다.
DRAM 셀에 대한 0.25um 기술의 소개에서, 매입형 스트랩 활성 영역 계면에서 발생된 전위는 심각한 문제가 되어왔다. 활성 영역으로 전위가 유도된 매입형 스트랩의 확장을 피하기 위해, 특히 두께가 0.5nm인 산화 계면층이 소개되었다. 이것 은 전위에 대한 장벽으로 유리하게 동작한다. 그러나, 매입형 스트랩에서 산화 계면층의 존재는 또한 결과적으로 원치않는 접촉저항의 증가를 가져와서 저온 동작 수행 셀의 생산 수율을 떨어뜨리는 원인이 된다.
본 발명은 매입형 스트랩의 접촉저항을 감소시켜 저온 동작 수행 셀에 대한 생산수율을 향상을 시키는 기술적인 문제를 해결한다.
본 발명에 따르면 트렌치에 제 1 물질의 층을 증착하는 단계를 포함하고, 상기 트렌치에 제 2 물질의 제 1 층을 증착하는 단계, 상기 제 1 물질의 상기 층과 상기 제 2 물질의 상기 제 1 층 사이에 그리고 상기 트렌치 측면과 상기 제 2 물질의 상기 제 1 층 사이에 산화 계면층을 성장시키는 단계, 이방성 에칭 물질을 상기 제 2 물질의 상기 제 1 층의 표면에 적용하여 상기 트렌치 측면과 상기 제 2 물질의 상기 제 1층 사이에 있는 상기 산화 계면층을 보호하고 상기 산화계면층과 상기 제 1 물질의 상기 층의 상단에 배치된 상기 제 2 물질의 상기 제 1 층을 노출하는 단계 , 제 2 에칭 물질을 상기 제 2 물질의 제 1 층 표면에 적용하여 상기 산화 계면층과 상기 제 1 물질의 상기 층의 상단에 배치된 상기 제 2 물질의 상기 제 1 층을 실질적으로 제거하는 단계, 및 상기 트렌치를 실질적으로 채우는 방법으로 상기 트렌치에 상기 제 2 물질의 제 2 층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 DRAM셀 생산방법이 제공된다.
상기 제 1 물질의 상기 층은 두께가 대략 300nm일 수 있고 상기 제 1 물질은 비소 도핑형 인함유 실리콘일 수 있다.
상기 제 2 물질의 제 1 층은 두께가 대략 50nm일 수 있고 상기 제 2 물질은 실리콘일 수 있다.
상기 산화 계면층은 두께가 대략 2nm일 수 있다.
상기 제 2 물질의 상기 제 2 층은 두께가 대략 250nm일 수 있다.
상기 이방성 에칭 물질은 염산, 염소, 산화헬륨(Hcl, Cl2, He/O2)을 포함하는 물질일 수 있다.
상기 제 2 에칭 물질은 플루오르화 수소산(HF)일 수 있다.
해당분야에 능숙한 당업자는 비소 도핑형 붕소 실리콘과 같은 다양한 종류의 실리콘이 사용될 수 있고, 층의 두께가 변경될 수 있다는 것을 이해할 수 있을 것이다. 나아가, 증기를 포함하는 플루오르화 수소산과 같은 다른 종류의 에칭 물질이 사용될 수 있다는 것을 이해할 수 있을 것이다.
본 발명은, 트렌치의 측면에 산화 계면층을 사용함으로써 전위에 대한 보호를 유지하여 현재의 DRAM생산 방법에 향상을 제공함과 동시에 실리콘 두개의 층 사이에 산화 계면층이 존재함으로써 기인된 원치 않는 접촉저항을 감소시킨다. 접촉 저항을 감소 시킴으로써 DRAM셀은 저온에서 동작하는 동안 불량 발생이 감소하는 경향이 있다. 따라서, 본 발명은 저온 동작수행 셀에 대해 더 높은 생산수율을 제공한다.
본 발명의 주요한 이점과 특징이 상기에 설명되었지만, 다음의 도면과 단지 예로써 표현된 바람직한 실시예의 상세한 설명에서 본 발명의 상세한 이해를 할 수 있을 것이다.
도 1에, 트렌치(2)를 칼라(4)내부에 정의한 현재의 DRAM 생산 방법이 도시되어 있다. 두께가 대략 300nm인 비소 도핑형 인함유 실리콘(6)층이 해당분야에 공지된 증착수단으로 증착된다. 두께가 대략 2nm인 산화 계면층(8)은 비소 도핑형 인 함유 실리콘층(6)의 상단과 트렌치(2)의 측면(3)에 성장된다. 실리콘의 제 2 층(10)은 증착수단에 의해 상기 트렌치 내부에 증착된다. 측면(3)상의 산화 계면층(8b)은 전위에 대한 장벽으로 동작한다. 비소 도핑형 인 함유 실리콘층(6)과 실리콘 층(10) 사이에 위치한 산화 계면층(8a)은 상기 층(6,10)사이에 접촉 저항을 증가시키는 역할을 한다.
도 1에 또한 도시된 부분이 동일 부재 번호로 표시된 도 2a에 본 발명에 따른 향상된 DRAM 생산 방법이 도시되어 있다. 본 발명에 따른 방법은 실리콘 층(10)의 증착이 대략 50nm로 증착된 후 정지되는 것으로 공지된 방법과는 구별된다. 산화 계면층(8)은 대략 2nm의 두께로 성장된다. 그다음에 이방성 에칭이 폴리 크리스탈 실리콘(10b)과 트렌치(2) 측면(3)상의 산화 계면층(8b)이 보호되도록 트렌치 내부에 적용된다. 그러나 실리콘(10a)과 비소 도핑형 인함유 실리콘(6) 상단의 산화 계면층(8a)은 노출되어 있다. 제 2 화학 에칭이 비소 도핑형 인함유 실리콘(6) 상단으로 부터 산화 계면층(8a)을 실질적으로 제거하도록 적용된다.
도 2a에 또한 도시한 부분이 동일 부재 번호로 표시된 도 2b는, 실리콘(10a)과 산화 계면층(8a)이 표면에서 제거된 상태의 비소 도핑형 인 함유 실리콘(6)을 도시한다. 실리콘의 제 2 층(10)은 다음에 트렌치(2)를 채우기 위해 증착된다.
도 2b에 또한 도시한 부분이 동일 부재 번호로 표시된 도 2c는, 비소 도핑형 인 함유 실리콘 층(6)과, 층(6,10)사이로 부터 산화 계면층(8a)이 제거된 실리콘 층(10)으로 채워지고, 산화 계면층(8b)은 여전히 트렌치의 측면(3)상에 존재하는 매입형 트렌치(2)를 도시한다.
향상된 방법은 매입형 스트랩의 접촉저항을 줄이고 따라서 저온 동작수행 셀에 대한 생산 수율을 향상시킨다.
해당분야에 숙련된 당업자는 본 발명의 범위를 벗어나지 않고 상기에 설명된 실시예가 많은 수정이 가능하다는 것을 이해할 수 있을 것이다.

Claims (11)

  1. 트렌치에 제 1 물질의 층을 증착하는 단계를 포함하는 DRAM셀 생산 방법에 있어서,
    상기 트렌치에 제 2 물질의 제 1 층을 증착하는 단계;
    상기 제 1 물질의 상기 층과 상기 제 2 물질의 상기 제 1 층 사이에, 그리고 상기 트렌치 측면과 상기 제 2 물질의 상기 제 1 층 사이에 산화 계면층을 성장시키는 단계;
    이방성 에칭 물질을 상기 제 2 물질의 상기 제 1 층의 표면에 적용하여 상기 트렌치 측면과 상기 제 2 물질의 상기 제 1층 사이에 있는 상기 산화 계면층을 보호하고 상기 산화계면층과 상기 제 1 물질의 상기 층의 상단에 배치된 상기 제 2 물질의 상기 제 1 층을 노출시키는 단계;
    제 2 에칭 물질을 상기 제 2 물질의 상기 제 1 층 표면에 적용하여 상기 산화 계면층과 상기 제 1 물질의 상기 층의 상단에 배치된 상기 제 2 물질의 상기 제 1 층을 실질적으로 제거하는 단계; 및
    상기 트렌치를 실질적으로 채우는 방법으로, 상기 트렌치에 제 2 물질의 제 2 층을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 제 1 물질의 상기 층은 두께가 대략 300nm인 것을 특징으로 하는 방법.
  3. 제 1 또는 제 2 항에 있어서, 상기 제 1 물질은 비소 도핑형 인함유 실리콘인 것을 특징으로 하는 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 물질의 상기 제 1 층은 두께가 대략 50nm인 것을 특징으로 하는 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 물질은 실리콘인 것을 특징으로 하는 방법.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 산화 계면층은 두께가 대략 2nm인 것을 특징으로 하는 방법.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 물질의 상기 제 2 층은 두께가 대략 250nm인 것을 특징으로 하는 방법.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 이방성 에칭 물질은 염산, 염소, 및 산화 헬륨(HCl, Cl2, He/O2)을 포함하는 물질인 것을 특징으로 하는 방법.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 에칭 물질은 플루오르화 수소산(HF)인 것을 특징으로 하는 방법.
  10. 실리콘 스페이서 층 증착을 위한 방법에 있어서, 상기 방법은
    트렌치에 제 1 물질의 층을 증착하는 단계;
    상기 트렌치에 실리콘의 제 1 층을 증착하는 단계;
    상기 제 1 물질의 상기 층과 상기 실리콘의 상기 제 1 층 사이에, 그리고 상기 트렌치 측면과 상기 실리콘의 상기 제 1 층 사이에 산화 계면층을 성장시키는 단계;
    이방성 에칭 물질을 상기 실리콘의 상기 제 1 층의 표면에 적용하여 상기 트렌치 측면과 상기 실리콘의 상기 제 1층 사이에 있는 상기 산화 계면층을 보호하는 단계;
    제 2 에칭 물질을 상기 실리콘의 상기 제 1 층 표면에 적용하여 상기 제 1 물질의 상기 층의 상단에 배치된 상기 실리콘의 상기 제1 층과 산화 계면층을 제거하는 단계; 및
    상기 트렌치를 채우는 방법으로, 상기 트렌치에 실리콘의 제 2 층을 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 삭제
KR1019990011161A 1998-09-11 1999-03-31 향상된 ｄｒａｍ 셀 생산 방법 KR100793254B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9819695A GB2341483B (en) 1998-09-11 1998-09-11 Improved process for dram cell production
GB9819695.9 1998-09-11

Publications (2)

Publication Number Publication Date
KR20000022611A KR20000022611A (ko) 2000-04-25
KR100793254B1 true KR100793254B1 (ko) 2008-01-10

Family

ID=10838608

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990011161A KR100793254B1 (ko) 1998-09-11 1999-03-31 향상된 ｄｒａｍ 셀 생산 방법

Country Status (6)

Country Link
US (1) US6297087B1 (ko)
EP (1) EP0986101A3 (ko)
JP (1) JP2000091523A (ko)
KR (1) KR100793254B1 (ko)
GB (1) GB2341483B (ko)
TW (1) TW410470B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194736B1 (en) * 1998-12-17 2001-02-27 International Business Machines Corporation Quantum conductive recrystallization barrier layers
TW587305B (en) * 2003-05-30 2004-05-11 Nanya Technology Corp A method for controlling the upper width of a trench
US9134910B2 (en) * 2013-04-30 2015-09-15 Hewlett-Packard Development Company, L.P. Set head flag of request
US9773662B1 (en) * 2016-06-03 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a fine structure
US10217748B2 (en) 2017-05-25 2019-02-26 Winbond Electronics Corp. Dynamic random access memory and method of manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5512767A (en) * 1993-05-03 1996-04-30 International Business Machines Corp. Trench capacitor field shield with sidewall contact
JPH08116037A (ja) * 1994-10-06 1996-05-07 Internatl Business Mach Corp <Ibm> Ｓｏｉトレンチ構造およびその製造方法
KR960036078A (ko) * 1995-03-30 1996-10-28 알베르트 발도르프, 롤프 옴케 디램 공정을 위한 절연 칼라 질화물 라이너
KR100226591B1 (ko) * 1993-09-16 1999-10-15 니시무로 타이죠 다이나믹 랜덤 액세스 메모리(dram)셀용의 트렌치캐패시터 및 그 제조방법과 트렌치캐태시터를 갖춘 다이나믹 랜덤에세스 메모리셀의 제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4824793A (en) * 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
US5047815A (en) * 1988-08-18 1991-09-10 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device having a trench-stacked capacitor
KR920004368B1 (ko) * 1989-09-04 1992-06-04 재단법인 한국전자통신연구소 분리병합형 홈의 구조를 갖는 d램셀과 그 제조방법
US5283453A (en) * 1992-10-02 1994-02-01 International Business Machines Corporation Trench sidewall structure
US5360758A (en) * 1993-12-03 1994-11-01 International Business Machines Corporation Self-aligned buried strap for trench type DRAM cells
US5677219A (en) * 1994-12-29 1997-10-14 Siemens Aktiengesellschaft Process for fabricating a DRAM trench capacitor
US5543348A (en) * 1995-03-29 1996-08-06 Kabushiki Kaisha Toshiba Controlled recrystallization of buried strap in a semiconductor memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5512767A (en) * 1993-05-03 1996-04-30 International Business Machines Corp. Trench capacitor field shield with sidewall contact
KR100226591B1 (ko) * 1993-09-16 1999-10-15 니시무로 타이죠 다이나믹 랜덤 액세스 메모리(dram)셀용의 트렌치캐패시터 및 그 제조방법과 트렌치캐태시터를 갖춘 다이나믹 랜덤에세스 메모리셀의 제조방법
JPH08116037A (ja) * 1994-10-06 1996-05-07 Internatl Business Mach Corp <Ibm> Ｓｏｉトレンチ構造およびその製造方法
KR960036078A (ko) * 1995-03-30 1996-10-28 알베르트 발도르프, 롤프 옴케 디램 공정을 위한 절연 칼라 질화물 라이너
KR100430322B1 (ko) * 1995-03-30 2004-12-04 지멘스 악티엔게젤샤프트 디램공정을위한절연칼라질화물라이너

Also Published As

Publication number Publication date
US6297087B1 (en) 2001-10-02
EP0986101A2 (en) 2000-03-15
JP2000091523A (ja) 2000-03-31
EP0986101A3 (en) 2005-12-14
GB2341483B (en) 2003-10-01
KR20000022611A (ko) 2000-04-25
GB2341483A (en) 2000-03-15
GB9819695D0 (en) 1998-11-04
TW410470B (en) 2000-11-01

Similar Documents

Publication Publication Date Title
US5445989A (en) Method of forming device isolation regions
US5989978A (en) Shallow trench isolation of MOSFETS with reduced corner parasitic currents
US5753561A (en) Method for making shallow trench isolation structure having rounded corners
US5937308A (en) Semiconductor trench isolation structure formed substantially within a single chamber
JPH0834174B2 (ja) 半導体装置の製造方法
CN1364312A (zh) 制造沟槽电容器的掩埋带的方法
JPH06232061A (ja) 単結晶領域を選択エピタキシにより形成する方法
US4343676A (en) Etching a semiconductor material and automatically stopping same
US5326715A (en) Method for forming a field oxide film of a semiconductor device
US5453395A (en) Isolation technology using liquid phase deposition
US5565376A (en) Device isolation technology by liquid phase deposition
EP0405923B1 (en) Method for forming variable width isolation structures
US6475865B1 (en) Method of fabricating semiconductor device
JP2003528467A (ja) 半導体装置およびその製造方法
US6087241A (en) Method of forming side dielectrically isolated semiconductor devices and MOS semiconductor devices fabricated by this method
US6444541B1 (en) Method for forming lining oxide in shallow trench isolation incorporating pre-annealing step
KR100793254B1 (ko) 향상된 ｄｒａｍ 셀 생산 방법
US5374584A (en) Method for isolating elements in a semiconductor chip
US6436791B1 (en) Method of manufacturing a very deep STI (shallow trench isolation)
US6191003B1 (en) Method for planarizing a polycrystalline silicon layer deposited on a trench
JP3283047B2 (ja) 半導体装置および半導体装置の製造方法
JPH05849B2 (ko)
US6316330B1 (en) Method of fabricating a shallow trench isolation semiconductor device
US6444539B1 (en) Method for producing a shallow trench isolation filled with thermal oxide
US7776679B2 (en) Method for forming silicon wells of different crystallographic orientations

Legal Events

Date Code Title Description
AMND Amendment
A201 Request for examination
AMND Amendment
N231 Notification of change of applicant
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
E801 Decision on dismissal of amendment
S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121220

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141224

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee