JPH08116037A - Ｓｏｉトレンチ構造およびその製造方法 - Google Patents

Ｓｏｉトレンチ構造およびその製造方法

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JPH08116037A JP7236400A JP23640095A JPH08116037A JP H08116037 A JPH08116037 A JP H08116037A JP 7236400 A JP7236400 A JP 7236400A JP 23640095 A JP23640095 A JP 23640095A JP H08116037 A JPH08116037 A JP H08116037A
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Abstract

(57)【要約】 【課題】 安価な普通のウェハを用いて製造することの
できるＳＯＩ ＤＲＡＭセルを提供する。 【解決手段】 ＳＯＩサブストレート１を準備し、サブ
ストレートにトレンチをエッチングし、トレンチの壁の
上に、酸化物を形成し、トレンチ内の酸化物上にマスキ
ング層を形成し、トレンチの上部から、マスキング層を
除去し、トレンチの上部にマスキング・カラーを形成
し、このマスキング・カラー上に露出した酸化物帯４を
残し、トレンチ内の露出した酸化物帯を酸化して、サブ
ストレートの表面の下側の、サブストレート内に環状酸
化物領域を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、シリコン・オン
・インシュレータ（ＳＯＩ）に関し、特にＳＯＩトレン
チＤＲＡＭセルに関するものである。
【０００２】
【従来の技術】シリコン・オン・インシュレータ（ＳＯ
Ｉ）デバイスは、高性能ＶＬＳＩには非常に魅力的であ
る。薄膜ＳＯＩデバイスは、改善された短チャネル効果
とサブスレッショルド・スロープ，高い移動度，ラッチ
アップからの解放，減少したパラスティック・キャパシ
タ，および減少した電力といったような利点を有してい
る。従来、ラジエーション・ハードニング・デバイスの
製造は、ＳＯＩの最初の商業的応用であった。ＳＯＩの
利用は、軍事的ラジエーション・ハードニング・デバイ
ス用の高価なシリコン・オン・サファイアを置き換える
ことを目標とした研究から発展してきた。この分野で最
も進歩した製品は、現在のところＳＲＡＭ（２５６ｋ
ｂ）である。しかし、現在までのところ、ＤＲＡＭの製
造にＳＯＩを使用することは、実際的であるとは思われ
ていなかった。
【０００３】ＳＯＩ ＤＲＡＭの１つの欠点は、ＳＯＩ
ウェハが非常に高価であることである。さらに、ＳＯＩ
ＤＲＡＭセルの製造は、従来のＤＲＡＭに比べて、か
なり複雑である。従来のＳＯＩ構造にトレンチをエッチ
ングすることは、非常に困難である。というのは、トレ
ンチは、酸化物マスクを用いて通常エッチングされるか
らである。その結果、ＳＯＩサブストレート上のＤＲＡ
Ｍセルは、ＳＯＩサブストレートの酸化物絶縁体上に設
けられた積層キャパシタを用いている。積層キャパシタ
は、本来的に、低い記憶容量を有しており、平坦化の問
題を引き起こす。さらに、積層キャパシタ記憶ノードを
有する従来技術のＳＯＩ ＤＲＡＭセルは、パラスティ
ック・側壁漏洩，高いソフトエラー率，およびウェル−
サブストレート漏洩のような欠点を有している。
【０００４】
【発明が解決しようとする課題】この発明の目的は、安
価な普通のウェハを用いて製造することのできるＳＯＩ
ＤＲＡＭセルを提供することにある。
【０００５】この発明のさらに他の目的は、従来のＤＲ
ＡＭに比べて、プロセスの複雑性を大幅に増大させるこ
となしに、ＳＯＩ ＤＲＡＭセルを製造する方法を提供
することにある。
【０００６】本発明のさらに他の目的は、従来技術の積
層キャパシタＤＲＡＭセルに関係した、パラスティック
側壁漏洩を排除し、高いソフトエラー率を軽減し、およ
びウェハ−サブストレート漏洩を排除したＳＯＩ ＤＲ
ＡＭセルを提供することにある。
【０００７】
【課題を解決するための手段】この発明は、ＳＯＩ Ｄ
ＲＡＭデバイスのためのトレンチ記憶キャパシタとして
応用できるトレンチ構造である。トレンチ・キャパシタ
は、ウェハ絶縁体（酸化物）の下側に設けられ、アクセ
ス・デバイスは、絶縁体酸化物の上側に設けられてい
る。
【０００８】本発明は、ＳＯＩトレンチ構造を製造する
製造方法であって、ＳＯＩサブストレートを準備し、前
記サブストレートにトレンチをエッチングし、前記トレ
ンチの壁の上に、酸化物を形成し、前記トレンチ内の前
記酸化物上にマスキング層を形成し、前記トレンチの上
部から、前記マスキング層を除去し、前記トレンチの上
部にマスキング・カラーを形成し、このマスキング・カ
ラー上に露出した酸化物帯を残し、前記トレンチ内の前
記露出した酸化物帯を酸化して、前記サブストレートの
表面の下側の、前記サブストレート内に環状酸化物領域
を形成する。
【０００９】
【発明の実施の形態】この発明の構造および方法が有用
となる基本ＤＲＡＭセル構造を、図１に示す。酸化物帯
４を、ソース／ドレイン１０５／１０６およびゲートポ
リシリコン１０の下側に、図示のように作製する。酸化
物帯４は、ＤＲＡＭセル・アレイに対して連続してお
り、デバイスのアレイ・ウェル５をサブストレートから
分離する。酸化物帯は、ウェル−サブストレート漏洩を
完全に排除する。ソース／ドレインをサブストレートか
ら完全に分離する酸化物帯４によって、あらゆるパラス
ティック・トレンチ側壁漏洩をも完全に排除されること
に留意されたい。図１からわかるように、構造は、ＳＯ
Ｉサブストレート１と、深いトレンチ２と、デバイスを
サブストレート１から分離する酸化物帯４と、アレイ・
ウェル５と、トレンチの周りの酸化物カラー６と、深い
トレンチ２の内側のポリシリコン充填物７と、トレンチ
・キャパシタ・ノード絶縁体８と、デバイス拡散部９
と、ゲート・ポリシリコン１０と、ストラップ・ポリシ
リコン充填物１１と、ゲート導体キャップ１２と、表面
ストラップ１３とを備えている。３で示される点線より
上の部分は、薄いエピ層３ａであり、点線３より下の部
分は、低抵抗サブストレート１である。
【００１０】酸化物帯４上のセル構造は、図１に示され
た特定のセルに限定する必要はない。酸化物４の厚さ
は、制御でき、プロセス・パラメータによって特定でき
る。より薄い酸化物帯は、低減した垂直応力を発生す
る。一般に、酸化物の厚さは、２００〜５００オングス
トロームが望ましい。
【００１１】プロセスの詳細 図２に基づいて、この発明のＳＯＩトレンチ構造の好適
な製造方法を説明する。図２において、１４は薄い堆積
窒化物層、１５は堆積酸化物層、１６は他の薄い堆積窒
化物層である。図２の窒化物／酸化物／窒化物層１４，
１５，１６を、トレンチ・マスクを用いて、図３に示す
ようにパターニングする。窒化物／酸化物／窒化物１
４，１５，１６を、マスクとして用い、反応性イオン・
エッチング（ＲＩＥ）を使用して、シリコン・サブスト
レート１内にトレンチ１００をエッチングする。次に、
図４に示すように、トレンチ１００を、シリコン・サブ
ストレート１内に、約０．５〜０．６μｍの深さに、反
応性イオンエッチングする。この深さは、予測されるソ
ース・ドレイン接合深さよりも大きい。次に、図５に示
すように、サブストレート１を等方性エッチングしてト
レンチを横方向に少し拡張し、熱酸化物の薄層１８を、
トレンチ内のサブストレートのシリコン表面上に成長さ
せる。この時のサブストレート１の等方性エッチング
は、熱成長する酸化物層１８の表面と絶縁層１４，１
５，１６の縁部とを整列させるためであるが、省略する
こともできる。次に、窒化物層１９を堆積し、平坦化レ
ジスト１７を、ウェハ上にスピン塗布して、図６の構造
を得る。
【００１２】次に、図７において、平坦化レジストを、
ブランケットＲＩＥによって、ウェル深さより上のレベ
ルに、リセスする。露出した窒化物層１９を等方性エッ
チングして、図８に示すように、下側窒化物バリア２２
を残す。次に、残りの平坦化レジスト１７を、適切な溶
剤によって除去し、トレンチを堆積によりイントリンシ
ック・ポリシリコン２１で充填し、化学機械研磨で平坦
化し研磨する。次に、ポリシリコン２１を、ソース／ド
レイン接合深さより下側の深さ１０２にまでリセスす
る。窒化物カラー２０を、トレンチの周辺に形成し、図
９に示す構造を得る。ここに窒化物カラー２０は、サブ
ストレート上に窒化物層を堆積し、続いて、構造および
トレンチの水平面上の堆積窒化物を、異方性エッチング
することにより形成される。
【００１３】次に、露出ポリシリコン２１を、酸化物１
８に対して選択的に、等方性エッチングする。窒化物カ
ラー２０または窒化物バリア２２によって保護されてい
ないシリコンを酸化して、図１０に示すように、アレイ
領域内のトレンチの周辺に酸化物帯４を形成する。２５
６ＭｂＤＲＡＭチップに対しては、トレンチ間の間隔
は、約０．２５μｍである。したがって、酸化時間を調
整して、酸化物４をサブストレート内に横方向に０．１
５μｍ以上に延在させ、メモリ・アレイ内においてデバ
イスの下側に連続する酸化物帯を確保する。複数のトレ
ンチ構造を隣接して形成する場合、それぞれのトレンチ
構造の酸化物帯４は互いに交わり、連続した酸化物層を
形成する。
【００１４】酸化工程の後に、トレンチの内側に残った
突出する酸化物、および酸化物層１６を、異方性エッチ
ングして除去する。次に、露出窒化物領域２０および２
２を、等方性エッチングする。次に、薄い窒化物カラー
２３（図１１）をトレンチの周りに形成して、酸化物帯
を保護する。この工程においては、全構造上に窒化物の
薄層を堆積することによって、カラーを形成し、続い
て、構造およびトレンチの水平面の窒化物を異方性エッ
チングする。次に、トレンチをさらに、所望の深さまで
エッチングして、図１１の構造を得る。
【００１５】次に、通常の工程を用いて処理を続け、図
１の構造を製造する。例えば、トレンチ内に絶縁体層８
を形成した後、ポリシリコン７を充填する。酸化物カラ
ー６を形成し、ポリシリコン７´を覆うように酸化物層
６´を形成する。次に酸化物層６´の一部をエッチング
し、導電体層１３により、ドレン１０６とポリシリコン
７´を電気的に接続する。デバイス部は周知の方法で酸
化物帯４の上に形成できる。
【図面の簡単な説明】
【図１】この発明のＳＯＩトレンチＤＲＡＭセルの断面
図である。
【図２】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図３】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図４】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図５】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図６】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図７】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図８】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図９】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図１０】図１のＤＲＡＭ構造に有用なトレンチ構造の
製造プロセスの工程を示す図である。
【図１１】図１のＤＲＡＭ構造に有用なトレンチ構造の
製造プロセスの工程を示す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１３ Ｂ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】ＳＯＩトレンチ構造を製造する製造方法で
    あって、 ＳＯＩサブストレートを準備し、 前記サブストレートにトレンチをエッチングし、 前記トレンチの壁の上に、酸化物層を形成し、 前記トレンチ内の前記酸化物層上にマスキング層を形成
    し、 前記トレンチの上部から、前記マスキング層を除去し、 前記トレンチの上部にマスキング・カラーを形成し、こ
    のマスキング・カラー上に露出した酸化物帯を残し、 前記トレンチ内の前記露出した酸化物帯を酸化して、前
    記サブストレートの表面の下側の、前記サブストレート
    内に環状酸化物領域を形成する、ＳＯＩトレンチ構造の
    製造方法。
  2. 【請求項２】請求項１記載の前記環状酸化物領域を有す
    るＳＯＩトレンチＤＲＡＭセル。
  3. 【請求項３】前記マスキング・カラーが窒化物よりなる
    請求項１記載の製造方法。
  4. 【請求項４】前記マスキング層が窒化物よりなる請求項
    １記載の製造方法。
  5. 【請求項５】前記マスキング・カラーと残りのマスキン
    グ層とを除去し、 前記トレンチの壁表面上に、薄い窒化物層を形成し、 前記トレンチを深くする、請求項１記載の製造方法。
  6. 【請求項６】ＳＯＩトレンチ構造を製造する製造方法で
    あって、 ＳＯＩサブストレートを準備し、 前記サブストレートにトレンチをエッチングし、 前記トレンチの壁の上に、酸化物層を形成し、 前記トレンチ内の前記酸化物上に窒化物マスキング層を
    形成し、 前記トレンチの上部から、前記窒化物マスキング層を除
    去し、 前記トレンチの上部に窒化物マスキング・カラーを形成
    し、この窒化物マスキング・カラー上に露出した酸化物
    帯を残し、 前記トレンチ内の前記露出した酸化物帯を酸化して、前
    記サブストレートの表面の下側の、前記サブストレート
    内に環状酸化物領域を形成し、 前記窒化物マスキング・カラーと残りのマスキング層と
    を除去し、 前記トレンチの壁表面上に、薄い窒化物層を形成し、 前記トレンチを深くする、ＳＯＩトレンチ構造の製造方
    法。
  7. 【請求項７】請求項６記載の前記環状酸化物領域を有す
    るＳＯＩトレンチＤＲＡＭセル。
  8. 【請求項８】サブストレートと、 前記サブストレート内のポリシリコンの記憶ノードと、 前記サブストレートの表面の下側にあり、前記記憶ノー
    ドを取り囲む酸化物帯と、を有するトレンチ構造。
  9. 【請求項９】前記酸化物帯と接触する前記トレンチ内の
    窒化物カラーをさらに有する請求項８記載のトレンチ構
    造。
  10. 【請求項１０】請求項８記載の複数のトレンチ構造を有
    し、前記複数のトレンチ構造は、隣接するトレンチ構造
    を取り囲む酸化物帯が交わるように配置されている、Ｓ
    ＯＩＤＲＡＭ。
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