JPH08116037A - Soiトレンチ構造およびその製造方法 - Google Patents
Soiトレンチ構造およびその製造方法Info
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- JPH08116037A JPH08116037A JP7236400A JP23640095A JPH08116037A JP H08116037 A JPH08116037 A JP H08116037A JP 7236400 A JP7236400 A JP 7236400A JP 23640095 A JP23640095 A JP 23640095A JP H08116037 A JPH08116037 A JP H08116037A
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- JP
- Japan
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- trench
- oxide
- substrate
- soi
- nitride
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 安価な普通のウェハを用いて製造することの
できるSOI DRAMセルを提供する。 【解決手段】 SOIサブストレート1を準備し、サブ
ストレートにトレンチをエッチングし、トレンチの壁の
上に、酸化物を形成し、トレンチ内の酸化物上にマスキ
ング層を形成し、トレンチの上部から、マスキング層を
除去し、トレンチの上部にマスキング・カラーを形成
し、このマスキング・カラー上に露出した酸化物帯4を
残し、トレンチ内の露出した酸化物帯を酸化して、サブ
ストレートの表面の下側の、サブストレート内に環状酸
化物領域を形成する。
できるSOI DRAMセルを提供する。 【解決手段】 SOIサブストレート1を準備し、サブ
ストレートにトレンチをエッチングし、トレンチの壁の
上に、酸化物を形成し、トレンチ内の酸化物上にマスキ
ング層を形成し、トレンチの上部から、マスキング層を
除去し、トレンチの上部にマスキング・カラーを形成
し、このマスキング・カラー上に露出した酸化物帯4を
残し、トレンチ内の露出した酸化物帯を酸化して、サブ
ストレートの表面の下側の、サブストレート内に環状酸
化物領域を形成する。
Description
【0001】
【発明の属する技術分野】この発明は、シリコン・オン
・インシュレータ(SOI)に関し、特にSOIトレン
チDRAMセルに関するものである。
・インシュレータ(SOI)に関し、特にSOIトレン
チDRAMセルに関するものである。
【0002】
【従来の技術】シリコン・オン・インシュレータ(SO
I)デバイスは、高性能VLSIには非常に魅力的であ
る。薄膜SOIデバイスは、改善された短チャネル効果
とサブスレッショルド・スロープ,高い移動度,ラッチ
アップからの解放,減少したパラスティック・キャパシ
タ,および減少した電力といったような利点を有してい
る。従来、ラジエーション・ハードニング・デバイスの
製造は、SOIの最初の商業的応用であった。SOIの
利用は、軍事的ラジエーション・ハードニング・デバイ
ス用の高価なシリコン・オン・サファイアを置き換える
ことを目標とした研究から発展してきた。この分野で最
も進歩した製品は、現在のところSRAM(256k
b)である。しかし、現在までのところ、DRAMの製
造にSOIを使用することは、実際的であるとは思われ
ていなかった。
I)デバイスは、高性能VLSIには非常に魅力的であ
る。薄膜SOIデバイスは、改善された短チャネル効果
とサブスレッショルド・スロープ,高い移動度,ラッチ
アップからの解放,減少したパラスティック・キャパシ
タ,および減少した電力といったような利点を有してい
る。従来、ラジエーション・ハードニング・デバイスの
製造は、SOIの最初の商業的応用であった。SOIの
利用は、軍事的ラジエーション・ハードニング・デバイ
ス用の高価なシリコン・オン・サファイアを置き換える
ことを目標とした研究から発展してきた。この分野で最
も進歩した製品は、現在のところSRAM(256k
b)である。しかし、現在までのところ、DRAMの製
造にSOIを使用することは、実際的であるとは思われ
ていなかった。
【0003】SOI DRAMの1つの欠点は、SOI
ウェハが非常に高価であることである。さらに、SOI
DRAMセルの製造は、従来のDRAMに比べて、か
なり複雑である。従来のSOI構造にトレンチをエッチ
ングすることは、非常に困難である。というのは、トレ
ンチは、酸化物マスクを用いて通常エッチングされるか
らである。その結果、SOIサブストレート上のDRA
Mセルは、SOIサブストレートの酸化物絶縁体上に設
けられた積層キャパシタを用いている。積層キャパシタ
は、本来的に、低い記憶容量を有しており、平坦化の問
題を引き起こす。さらに、積層キャパシタ記憶ノードを
有する従来技術のSOI DRAMセルは、パラスティ
ック・側壁漏洩,高いソフトエラー率,およびウェル−
サブストレート漏洩のような欠点を有している。
ウェハが非常に高価であることである。さらに、SOI
DRAMセルの製造は、従来のDRAMに比べて、か
なり複雑である。従来のSOI構造にトレンチをエッチ
ングすることは、非常に困難である。というのは、トレ
ンチは、酸化物マスクを用いて通常エッチングされるか
らである。その結果、SOIサブストレート上のDRA
Mセルは、SOIサブストレートの酸化物絶縁体上に設
けられた積層キャパシタを用いている。積層キャパシタ
は、本来的に、低い記憶容量を有しており、平坦化の問
題を引き起こす。さらに、積層キャパシタ記憶ノードを
有する従来技術のSOI DRAMセルは、パラスティ
ック・側壁漏洩,高いソフトエラー率,およびウェル−
サブストレート漏洩のような欠点を有している。
【0004】
【発明が解決しようとする課題】この発明の目的は、安
価な普通のウェハを用いて製造することのできるSOI
DRAMセルを提供することにある。
価な普通のウェハを用いて製造することのできるSOI
DRAMセルを提供することにある。
【0005】この発明のさらに他の目的は、従来のDR
AMに比べて、プロセスの複雑性を大幅に増大させるこ
となしに、SOI DRAMセルを製造する方法を提供
することにある。
AMに比べて、プロセスの複雑性を大幅に増大させるこ
となしに、SOI DRAMセルを製造する方法を提供
することにある。
【0006】本発明のさらに他の目的は、従来技術の積
層キャパシタDRAMセルに関係した、パラスティック
側壁漏洩を排除し、高いソフトエラー率を軽減し、およ
びウェハ−サブストレート漏洩を排除したSOI DR
AMセルを提供することにある。
層キャパシタDRAMセルに関係した、パラスティック
側壁漏洩を排除し、高いソフトエラー率を軽減し、およ
びウェハ−サブストレート漏洩を排除したSOI DR
AMセルを提供することにある。
【0007】
【課題を解決するための手段】この発明は、SOI D
RAMデバイスのためのトレンチ記憶キャパシタとして
応用できるトレンチ構造である。トレンチ・キャパシタ
は、ウェハ絶縁体(酸化物)の下側に設けられ、アクセ
ス・デバイスは、絶縁体酸化物の上側に設けられてい
る。
RAMデバイスのためのトレンチ記憶キャパシタとして
応用できるトレンチ構造である。トレンチ・キャパシタ
は、ウェハ絶縁体(酸化物)の下側に設けられ、アクセ
ス・デバイスは、絶縁体酸化物の上側に設けられてい
る。
【0008】本発明は、SOIトレンチ構造を製造する
製造方法であって、SOIサブストレートを準備し、前
記サブストレートにトレンチをエッチングし、前記トレ
ンチの壁の上に、酸化物を形成し、前記トレンチ内の前
記酸化物上にマスキング層を形成し、前記トレンチの上
部から、前記マスキング層を除去し、前記トレンチの上
部にマスキング・カラーを形成し、このマスキング・カ
ラー上に露出した酸化物帯を残し、前記トレンチ内の前
記露出した酸化物帯を酸化して、前記サブストレートの
表面の下側の、前記サブストレート内に環状酸化物領域
を形成する。
製造方法であって、SOIサブストレートを準備し、前
記サブストレートにトレンチをエッチングし、前記トレ
ンチの壁の上に、酸化物を形成し、前記トレンチ内の前
記酸化物上にマスキング層を形成し、前記トレンチの上
部から、前記マスキング層を除去し、前記トレンチの上
部にマスキング・カラーを形成し、このマスキング・カ
ラー上に露出した酸化物帯を残し、前記トレンチ内の前
記露出した酸化物帯を酸化して、前記サブストレートの
表面の下側の、前記サブストレート内に環状酸化物領域
を形成する。
【0009】
【発明の実施の形態】この発明の構造および方法が有用
となる基本DRAMセル構造を、図1に示す。酸化物帯
4を、ソース/ドレイン105/106およびゲートポ
リシリコン10の下側に、図示のように作製する。酸化
物帯4は、DRAMセル・アレイに対して連続してお
り、デバイスのアレイ・ウェル5をサブストレートから
分離する。酸化物帯は、ウェル−サブストレート漏洩を
完全に排除する。ソース/ドレインをサブストレートか
ら完全に分離する酸化物帯4によって、あらゆるパラス
ティック・トレンチ側壁漏洩をも完全に排除されること
に留意されたい。図1からわかるように、構造は、SO
Iサブストレート1と、深いトレンチ2と、デバイスを
サブストレート1から分離する酸化物帯4と、アレイ・
ウェル5と、トレンチの周りの酸化物カラー6と、深い
トレンチ2の内側のポリシリコン充填物7と、トレンチ
・キャパシタ・ノード絶縁体8と、デバイス拡散部9
と、ゲート・ポリシリコン10と、ストラップ・ポリシ
リコン充填物11と、ゲート導体キャップ12と、表面
ストラップ13とを備えている。3で示される点線より
上の部分は、薄いエピ層3aであり、点線3より下の部
分は、低抵抗サブストレート1である。
となる基本DRAMセル構造を、図1に示す。酸化物帯
4を、ソース/ドレイン105/106およびゲートポ
リシリコン10の下側に、図示のように作製する。酸化
物帯4は、DRAMセル・アレイに対して連続してお
り、デバイスのアレイ・ウェル5をサブストレートから
分離する。酸化物帯は、ウェル−サブストレート漏洩を
完全に排除する。ソース/ドレインをサブストレートか
ら完全に分離する酸化物帯4によって、あらゆるパラス
ティック・トレンチ側壁漏洩をも完全に排除されること
に留意されたい。図1からわかるように、構造は、SO
Iサブストレート1と、深いトレンチ2と、デバイスを
サブストレート1から分離する酸化物帯4と、アレイ・
ウェル5と、トレンチの周りの酸化物カラー6と、深い
トレンチ2の内側のポリシリコン充填物7と、トレンチ
・キャパシタ・ノード絶縁体8と、デバイス拡散部9
と、ゲート・ポリシリコン10と、ストラップ・ポリシ
リコン充填物11と、ゲート導体キャップ12と、表面
ストラップ13とを備えている。3で示される点線より
上の部分は、薄いエピ層3aであり、点線3より下の部
分は、低抵抗サブストレート1である。
【0010】酸化物帯4上のセル構造は、図1に示され
た特定のセルに限定する必要はない。酸化物4の厚さ
は、制御でき、プロセス・パラメータによって特定でき
る。より薄い酸化物帯は、低減した垂直応力を発生す
る。一般に、酸化物の厚さは、200〜500オングス
トロームが望ましい。
た特定のセルに限定する必要はない。酸化物4の厚さ
は、制御でき、プロセス・パラメータによって特定でき
る。より薄い酸化物帯は、低減した垂直応力を発生す
る。一般に、酸化物の厚さは、200〜500オングス
トロームが望ましい。
【0011】プロセスの詳細 図2に基づいて、この発明のSOIトレンチ構造の好適
な製造方法を説明する。図2において、14は薄い堆積
窒化物層、15は堆積酸化物層、16は他の薄い堆積窒
化物層である。図2の窒化物/酸化物/窒化物層14,
15,16を、トレンチ・マスクを用いて、図3に示す
ようにパターニングする。窒化物/酸化物/窒化物1
4,15,16を、マスクとして用い、反応性イオン・
エッチング(RIE)を使用して、シリコン・サブスト
レート1内にトレンチ100をエッチングする。次に、
図4に示すように、トレンチ100を、シリコン・サブ
ストレート1内に、約0.5〜0.6μmの深さに、反
応性イオンエッチングする。この深さは、予測されるソ
ース・ドレイン接合深さよりも大きい。次に、図5に示
すように、サブストレート1を等方性エッチングしてト
レンチを横方向に少し拡張し、熱酸化物の薄層18を、
トレンチ内のサブストレートのシリコン表面上に成長さ
せる。この時のサブストレート1の等方性エッチング
は、熱成長する酸化物層18の表面と絶縁層14,1
5,16の縁部とを整列させるためであるが、省略する
こともできる。次に、窒化物層19を堆積し、平坦化レ
ジスト17を、ウェハ上にスピン塗布して、図6の構造
を得る。
な製造方法を説明する。図2において、14は薄い堆積
窒化物層、15は堆積酸化物層、16は他の薄い堆積窒
化物層である。図2の窒化物/酸化物/窒化物層14,
15,16を、トレンチ・マスクを用いて、図3に示す
ようにパターニングする。窒化物/酸化物/窒化物1
4,15,16を、マスクとして用い、反応性イオン・
エッチング(RIE)を使用して、シリコン・サブスト
レート1内にトレンチ100をエッチングする。次に、
図4に示すように、トレンチ100を、シリコン・サブ
ストレート1内に、約0.5〜0.6μmの深さに、反
応性イオンエッチングする。この深さは、予測されるソ
ース・ドレイン接合深さよりも大きい。次に、図5に示
すように、サブストレート1を等方性エッチングしてト
レンチを横方向に少し拡張し、熱酸化物の薄層18を、
トレンチ内のサブストレートのシリコン表面上に成長さ
せる。この時のサブストレート1の等方性エッチング
は、熱成長する酸化物層18の表面と絶縁層14,1
5,16の縁部とを整列させるためであるが、省略する
こともできる。次に、窒化物層19を堆積し、平坦化レ
ジスト17を、ウェハ上にスピン塗布して、図6の構造
を得る。
【0012】次に、図7において、平坦化レジストを、
ブランケットRIEによって、ウェル深さより上のレベ
ルに、リセスする。露出した窒化物層19を等方性エッ
チングして、図8に示すように、下側窒化物バリア22
を残す。次に、残りの平坦化レジスト17を、適切な溶
剤によって除去し、トレンチを堆積によりイントリンシ
ック・ポリシリコン21で充填し、化学機械研磨で平坦
化し研磨する。次に、ポリシリコン21を、ソース/ド
レイン接合深さより下側の深さ102にまでリセスす
る。窒化物カラー20を、トレンチの周辺に形成し、図
9に示す構造を得る。ここに窒化物カラー20は、サブ
ストレート上に窒化物層を堆積し、続いて、構造および
トレンチの水平面上の堆積窒化物を、異方性エッチング
することにより形成される。
ブランケットRIEによって、ウェル深さより上のレベ
ルに、リセスする。露出した窒化物層19を等方性エッ
チングして、図8に示すように、下側窒化物バリア22
を残す。次に、残りの平坦化レジスト17を、適切な溶
剤によって除去し、トレンチを堆積によりイントリンシ
ック・ポリシリコン21で充填し、化学機械研磨で平坦
化し研磨する。次に、ポリシリコン21を、ソース/ド
レイン接合深さより下側の深さ102にまでリセスす
る。窒化物カラー20を、トレンチの周辺に形成し、図
9に示す構造を得る。ここに窒化物カラー20は、サブ
ストレート上に窒化物層を堆積し、続いて、構造および
トレンチの水平面上の堆積窒化物を、異方性エッチング
することにより形成される。
【0013】次に、露出ポリシリコン21を、酸化物1
8に対して選択的に、等方性エッチングする。窒化物カ
ラー20または窒化物バリア22によって保護されてい
ないシリコンを酸化して、図10に示すように、アレイ
領域内のトレンチの周辺に酸化物帯4を形成する。25
6MbDRAMチップに対しては、トレンチ間の間隔
は、約0.25μmである。したがって、酸化時間を調
整して、酸化物4をサブストレート内に横方向に0.1
5μm以上に延在させ、メモリ・アレイ内においてデバ
イスの下側に連続する酸化物帯を確保する。複数のトレ
ンチ構造を隣接して形成する場合、それぞれのトレンチ
構造の酸化物帯4は互いに交わり、連続した酸化物層を
形成する。
8に対して選択的に、等方性エッチングする。窒化物カ
ラー20または窒化物バリア22によって保護されてい
ないシリコンを酸化して、図10に示すように、アレイ
領域内のトレンチの周辺に酸化物帯4を形成する。25
6MbDRAMチップに対しては、トレンチ間の間隔
は、約0.25μmである。したがって、酸化時間を調
整して、酸化物4をサブストレート内に横方向に0.1
5μm以上に延在させ、メモリ・アレイ内においてデバ
イスの下側に連続する酸化物帯を確保する。複数のトレ
ンチ構造を隣接して形成する場合、それぞれのトレンチ
構造の酸化物帯4は互いに交わり、連続した酸化物層を
形成する。
【0014】酸化工程の後に、トレンチの内側に残った
突出する酸化物、および酸化物層16を、異方性エッチ
ングして除去する。次に、露出窒化物領域20および2
2を、等方性エッチングする。次に、薄い窒化物カラー
23(図11)をトレンチの周りに形成して、酸化物帯
を保護する。この工程においては、全構造上に窒化物の
薄層を堆積することによって、カラーを形成し、続い
て、構造およびトレンチの水平面の窒化物を異方性エッ
チングする。次に、トレンチをさらに、所望の深さまで
エッチングして、図11の構造を得る。
突出する酸化物、および酸化物層16を、異方性エッチ
ングして除去する。次に、露出窒化物領域20および2
2を、等方性エッチングする。次に、薄い窒化物カラー
23(図11)をトレンチの周りに形成して、酸化物帯
を保護する。この工程においては、全構造上に窒化物の
薄層を堆積することによって、カラーを形成し、続い
て、構造およびトレンチの水平面の窒化物を異方性エッ
チングする。次に、トレンチをさらに、所望の深さまで
エッチングして、図11の構造を得る。
【0015】次に、通常の工程を用いて処理を続け、図
1の構造を製造する。例えば、トレンチ内に絶縁体層8
を形成した後、ポリシリコン7を充填する。酸化物カラ
ー6を形成し、ポリシリコン7´を覆うように酸化物層
6´を形成する。次に酸化物層6´の一部をエッチング
し、導電体層13により、ドレン106とポリシリコン
7´を電気的に接続する。デバイス部は周知の方法で酸
化物帯4の上に形成できる。
1の構造を製造する。例えば、トレンチ内に絶縁体層8
を形成した後、ポリシリコン7を充填する。酸化物カラ
ー6を形成し、ポリシリコン7´を覆うように酸化物層
6´を形成する。次に酸化物層6´の一部をエッチング
し、導電体層13により、ドレン106とポリシリコン
7´を電気的に接続する。デバイス部は周知の方法で酸
化物帯4の上に形成できる。
【図1】この発明のSOIトレンチDRAMセルの断面
図である。
図である。
【図2】図1のDRAM構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
造プロセスの工程を示す図である。
【図3】図1のDRAM構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
造プロセスの工程を示す図である。
【図4】図1のDRAM構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
造プロセスの工程を示す図である。
【図5】図1のDRAM構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
造プロセスの工程を示す図である。
【図6】図1のDRAM構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
造プロセスの工程を示す図である。
【図7】図1のDRAM構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
造プロセスの工程を示す図である。
【図8】図1のDRAM構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
造プロセスの工程を示す図である。
【図9】図1のDRAM構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
造プロセスの工程を示す図である。
【図10】図1のDRAM構造に有用なトレンチ構造の
製造プロセスの工程を示す図である。
製造プロセスの工程を示す図である。
【図11】図1のDRAM構造に有用なトレンチ構造の
製造プロセスの工程を示す図である。
製造プロセスの工程を示す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 9056−4M H01L 29/78 613 B
Claims (10)
- 【請求項1】SOIトレンチ構造を製造する製造方法で
あって、 SOIサブストレートを準備し、 前記サブストレートにトレンチをエッチングし、 前記トレンチの壁の上に、酸化物層を形成し、 前記トレンチ内の前記酸化物層上にマスキング層を形成
し、 前記トレンチの上部から、前記マスキング層を除去し、 前記トレンチの上部にマスキング・カラーを形成し、こ
のマスキング・カラー上に露出した酸化物帯を残し、 前記トレンチ内の前記露出した酸化物帯を酸化して、前
記サブストレートの表面の下側の、前記サブストレート
内に環状酸化物領域を形成する、SOIトレンチ構造の
製造方法。 - 【請求項2】請求項1記載の前記環状酸化物領域を有す
るSOIトレンチDRAMセル。 - 【請求項3】前記マスキング・カラーが窒化物よりなる
請求項1記載の製造方法。 - 【請求項4】前記マスキング層が窒化物よりなる請求項
1記載の製造方法。 - 【請求項5】前記マスキング・カラーと残りのマスキン
グ層とを除去し、 前記トレンチの壁表面上に、薄い窒化物層を形成し、 前記トレンチを深くする、請求項1記載の製造方法。 - 【請求項6】SOIトレンチ構造を製造する製造方法で
あって、 SOIサブストレートを準備し、 前記サブストレートにトレンチをエッチングし、 前記トレンチの壁の上に、酸化物層を形成し、 前記トレンチ内の前記酸化物上に窒化物マスキング層を
形成し、 前記トレンチの上部から、前記窒化物マスキング層を除
去し、 前記トレンチの上部に窒化物マスキング・カラーを形成
し、この窒化物マスキング・カラー上に露出した酸化物
帯を残し、 前記トレンチ内の前記露出した酸化物帯を酸化して、前
記サブストレートの表面の下側の、前記サブストレート
内に環状酸化物領域を形成し、 前記窒化物マスキング・カラーと残りのマスキング層と
を除去し、 前記トレンチの壁表面上に、薄い窒化物層を形成し、 前記トレンチを深くする、SOIトレンチ構造の製造方
法。 - 【請求項7】請求項6記載の前記環状酸化物領域を有す
るSOIトレンチDRAMセル。 - 【請求項8】サブストレートと、 前記サブストレート内のポリシリコンの記憶ノードと、 前記サブストレートの表面の下側にあり、前記記憶ノー
ドを取り囲む酸化物帯と、を有するトレンチ構造。 - 【請求項9】前記酸化物帯と接触する前記トレンチ内の
窒化物カラーをさらに有する請求項8記載のトレンチ構
造。 - 【請求項10】請求項8記載の複数のトレンチ構造を有
し、前記複数のトレンチ構造は、隣接するトレンチ構造
を取り囲む酸化物帯が交わるように配置されている、S
OIDRAM。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US319833 | 1994-10-06 | ||
US08/319,833 US5593912A (en) | 1994-10-06 | 1994-10-06 | SOI trench DRAM cell for 256 MB DRAM and beyond |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08116037A true JPH08116037A (ja) | 1996-05-07 |
JP2994239B2 JP2994239B2 (ja) | 1999-12-27 |
Family
ID=23243827
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7236400A Expired - Fee Related JP2994239B2 (ja) | 1994-10-06 | 1995-09-14 | Soiトレンチ構造およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5593912A (ja) |
JP (1) | JP2994239B2 (ja) |
KR (1) | KR100187868B1 (ja) |
TW (1) | TW284916B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100598301B1 (ko) * | 1998-04-06 | 2006-07-07 | 지멘스 악티엔게젤샤프트 | 절연 칼라를 가진 트렌치 커패시터 |
KR100793254B1 (ko) * | 1998-09-11 | 2008-01-10 | 인피네온 테크놀로지스 아게 | 향상된 dram 셀 생산 방법 |
Families Citing this family (115)
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---|---|---|---|---|
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