KR910008830B1 - 산화물벽과 질화물벽을 이용한 트렌치 측면벽 도핑방법 및 그 반도체 소자 - Google Patents

산화물벽과 질화물벽을 이용한 트렌치 측면벽 도핑방법 및 그 반도체 소자 Download PDF

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Abstract

내용 없음.

Description

산화물벽과 질화물벽을 이용한 트렌치 측면벽 도핑방법 및 그 반도체 소자
제1a도 내지 제3c도는 본 발명에 따른 트렌치 측면벽 도핑방법을 설명하기 위한 도시도로서, 제1a도는 본 발명을 설명하기 위한 실리콘 웨이퍼상에 마스크층을 형성한후 포토레지스터를 코팅한 상태의 단면도.
제1b도는 제1a도에서 포토레지스터의 일정부분을 제거한 상태의 단면도.
제1c도는 제1b도에서 마스크 패턴을 형성하고 잔여 포토레지스터를 제거한 상태의 단면도.
제2a도는 제1c도에서 1차 트렌치를 형성한 상태의 단면도.
제2b도는 제2a도에서 산화물과 질화물을 침착한 상태의 단면도.
제2c도는 제2b도에서 마스크층 상부와 트렌치 내부저면 일부의 침착물을 제거한 상태의 단면도.
제3a도는 제2c도에서 1차 트렌치 저면에 2차 트렌치를 형성시킨다음 질화물층 상부와 트렌치 벽면에 도핑소스를 침착시킨후, 드라이브인(DRIVE IN)하는 상태의 단면도.
제3b도는 제3a도 공정에 의해 실리콘 웨이퍼 내부의 P+또는 N+불순물 영역을 형성시키고 잔여 도핑소스층을 제거시킨 상태의 단면도.
제3c도는 제3b도에서 2차 트렌치 측면벽 부분을 산화시켜 P+또는 N+불순물 영역 내부로 산화층이 형성된 상태의 단면도.
제4a도 내지 제4e도는 제3c도의 ″10″부분의 상태를 상세히 설명하기 위한 확대 단면도로서,
제4a도는 2차 트렌치를 형성한후 1차 트렌치와 2차 트렌치의 접합부분의 실리콘 상태의 단면도.
제4b도는 1차 트렌치와 2차 트렌치의 접합부 단차를 쉽게 볼수 있도록 나타낸 단면도.
제4c도는 2차 트렌치를 형성한후 트렌치 세척시, 1차 트렌치 벽면의 산화벽의 하단부분이 침식되어 제거된 상태의 단면도.
제4d도는 P+또는 N+불순물 도핑영역을 형성한후, 도핑소스의 잔여물 제거하고 산화공정을 통해 산화시킨 상태의 단면도.
제4e도는 산화공정 이후에 1차 트렌치와 2차 트렌치 접합부의 산화물과 질화물을 제거하였을때의 단차가 없음을 나타낸 도시도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 웨이퍼 2, 4 : 산화물(OXIDE)층
3 : 질화물(NITRIDE)층
5 : 포토레지스터(PHOTOR ESIST)
6 : 질화물벽 7 : P+또는 N+불순물 도핑영역
8 : 산화영역 11 : 산화물벽
본 발명은 트렌치 구조를 사용한 4M DRAM이상의 고집적 반도체 소자 및 그 제조방법에 관한 것으로, 특히 재현성과 신뢰도가 높은 선택적 측면벽 도핑영역을 형성시키기 위해 1차 트렌치 측면벽의 불순물 확산을 방지하며 트렌치 세척시에 산화막을 보호하기 위하여 산화물과 질화물로 구성된 장벽층을 형성하고 2차 트렌치를 형성시킨다음 도핑소스를 사용하여 불순물을 주입시켜, 선택적인 측면벽 도핑영역을 형성시키는 산화물벽 및 질화물벽을 이용한 트렌치 측면벽 도핑방법 및 그 반도체 소자에 관한 것이다.
종래에는 1차 트렌치 캐패시터 측면벽의 불순물 확산을 방지하기 위한 보호막으로, 1차 트렌치 벽면에 산화물벽만을 사용하였기 때문에, 트렌치 세척공정시 사용하는 에칭용액이 상기의 산화물벽을 부분적으로 에치하여 보호막의 역할을 원활히 수행할 수 없는 문제점이 있었다. 또한, 상기의 산화물벽은 2차 트렌치를 형성한후에 P+또는 N+불순물 도핑영역을 형성할 때 도핑소스의 불순물이 1차 트렌치 벽면으로 침투되는 것을 방지하기 위하여 침착처리되었을 뿐만 아니라, 2차 트렌치 구조를 형성한후 2차 트렌치 표면에 존재하는 에칭반응 생성물을 제거시키고 2차 트렌치 벽면의 실리콘 배열을 균일하게 하기 위한 세척공정을 장시간 산화에칭액으로 실시하는 경우, 1차 트렌치 벽면의 산화물벽이 충분한 두께를 유지하지 못하면, 불순물 주입시 1차 트렌치 벽면으로 불순물이 침투하기 때문에 산화물벽을 두껍게 해주어야 한다. 산화물벽의 두께가 증가하면 1차 트렌치와 2차 트렌치 접속부분이 심한 단차가 발생하는 요인이 되며, 만일 세척 공정시간을 짧게 하면 2차 트렌치를 형성할 때 만들어진 생성물이 잔재하게 되어, P+또는 N+불순물 도핑영역 형성시 균일한 도핑영역이 형성되지 않는 현상등 많은 문제점이 있었다.
따라서, 본 발명은 상기 보호막을 얇은 두께의 산화물벽 위에 얇은 두께의 질화물벽을 침착시켜서 종래의 산화물벽이 너무 두꺼워 발생하는 접합부근 단차를 감소시키고, 2차 트렌치후 세척공정시 산화벽이 에치되어 P+또는 N+불순물 도핑공정시 2차 트렌치 벽면에 P+또는 N+불순물이 침투되는 것을 방지하는 트렌치 측면벽 도핑방법 및 그 반도에 소자를 제공하는데 그 목적이 있다.
이하, 본 발명을 첨부된 도면을 참고로 상세히 설명하고자 한다.
제1a도 내지 제3c도는 본 발명에 따라 트렌치 측면벽 도핑방법을 설명하기 위한 도시도로서, 제1a도는 실리콘 웨이퍼 (1) 상에 마스크용으로 산화물층(2)을 침착하고, 또한 RIE충격에 의한 웨이퍼 표면의 손상을 방지하고 에칭 정지면의 감지를 위한 스토핑층(STOPPING LAYER)으로서 질화물층(3)과 산화물층(4)을 상기 산화물층(2)위에 침착하고, 일정한 마스크 패턴을 형성하기 위해 상기 산화물층(4)위에 포토레지스트층(5)을 코팅한 상태의 단면도이다.
제1b도는 상기 공정후에 포토레지스트층(5)의 ″A″ 부분을 자외선에 노광시켜 현상(DEVELOPING) 처리하여 노광된 부분만을 제거한 상태의 단면도이고, 제1c도는 상기 공정에 의해 노출된 마스크층을 RIE(REACTIVE ION ETCHING) 에칭기술을 이용하여, 웨이퍼(1) 표면까지 제거시켜 마스크 패턴을 형성시키고, O2플라즈마 방식을 이용하여 마스크층을 상부의 잔여 포토레지스터층(5)을 제거한 상태의 단면도이다.
제2a도는 상기 공정에 의해 노출된 웨이퍼(1) 상에 RIE에칭기술을 이용하여, 폭 ″A″ 깊이 ″B″만큼의 1차 트렌치를 형성시키고 1차 트렌치 벽면을 세척한 상태의 단면도이다.
제2b도는 상기 공정후에, 1차 트렌치 내벽의 웨이퍼(1) 상부면까지 산화물벽(11)을 소정의 두께로 침착하고, 다음에 질화물벽(6)을 상기 산화물벽(11)과 마스크 패턴위에 침착하여 이루어진 산화물벽(11)과 질화물벽(6)으로된 2중의 보호막 상태의 단면도이다.
제2c도는 상기 공정후에, RIE에칭으로 1차 트렌치 하부면의 산화물벽(11)과 질화물벽(6)층을 제거시키고, 마스크층 상부의 질화물벽(6)도 제거한 상태의 단면도이다.
제3a도는 상기 공정후에, 2차 트렌치를 깊이 ″D″ 폭 ″C″로 형성하고 2차 트렌치를 세척한다음, P+또는 N+불순물 영역(7)을 2차 트렌치 벽면에 형성하기 위하여 도핑 소스를 1차 트렌치 보호막과 2차 트렌치 벽면상부에 침착한다음, 드라이브 인(DRIVE IN)공정을 실시한 상태의 단면도이며, 제3b도는 제3a도의 상기 공정후에, P+또는 N+불순물영역(7)을 2차 트렌치 벽면에 형성한후 도핑소스의 잔여물을 제거한 상태의 단면도로서, 여기서 1차 트렌치 벽면의 질화물벽(6)이 보호막 작용을 하여 도핑소스가 실리콘 웨이퍼로 침투되지 않게 된다.
제3c도는 상기 공정후에, 산화공정을 통해 2차 트렌치 벽면을 산화시킨 상태의 확대 단면도로서, 이러한 산화공정으로 2차 트렌치 하부(9)가 둥글게 되는 작용과 1차 트렌치와 2차 트렌치의 접합부분(10)의 단차를 완만히 감소시키는 작용과 유효 캐패시터 면적을 증가시키는 효과가 발생된다.
제4a도 내지 제4e도는 제3c도의 단차(10) 부분의 형성과정을 자세히 설명하기 위한 확대단면도로서, 제4a도는 제3a도의 1차 트렌치와 2차 트렌치 접합부분의 단차가 발생된 것을 도시한 단면도인데, 1차 트렌치후 2차 트렌치를 형성하기 위하여 에칭을 실시하면 질화물벽(6)과 평면으로 에치되지 않고 질화물벽(6) 하단의 실리콘 웨이퍼가 조금 에치되어 도면과 같이된다.
제4a도는 제4a도에서 질화물벽(6)과 산화물벽(11)면을 제거한 도면으로, 실리콘 웨이퍼 상에 심한 단차가 형성되어 있는 상태로서, 본 발명의 공정을 취하기 전의 상태를 도시하고 있다.
제4c도는 제4a도 이후에 트렌치 세척으로 1, 2차 트렌치 접합부근의 실리콘 웨이퍼가 제4a도 보다 더욱 침식, 제거된 것을 나타내는데, 1차 트렌치 벽면의 산화물벽(11)이 세척시 화학반응에 의해 침식되어 제거된 상태를 나타낸 단면도이다.
제4d도는 제4c도 공정후 P+또는 N+불순물 도핑영역을 형성후, 산화공정으로 2차 트렌치 벽면을 산화시켜, 산화영역(8)이 실리콘 벽면 내부와 외부로 형성되면서, 산화물벽(11)이 침식되어, 제거된 부분까지 산화영역으로 형성되어 단차가 줄어드는 상태를 도시한 단면도이다.
제4e도는 제4d도의 공정후 2차 트렌치 벽면의 산화영역(8)을 제거하고 1차 트렌치 벽면의 보호막을 제거하여 1,2차 트렌치 접합부근의 실리콘 웨이퍼 단차가 줄어든 상태를 나타낸 단면도로서, 본 발명에 따라 실시한 결과 종래의 단차 부분이 완만하게 형성된 것을 보여준다.
상술한 바와같은 본 발명에 의하면 산화물벽과 질화물벽으로 구성된 보호막을 사용하므로써, 트렌치 에치시 RIE(REACTIVE ION ETCHING)에 의한 충격층(DAMAGED LAYER)을 제거할 수 있는 것과, 필름(FILM) 특성상 질화물벽이 산화물벽보다 치밀한 구조이기 때문에 트렌치 에치시 보호막의 손실이 적어 종래의 산화물층만 사용한 것보다 얇은 두께의 보호막으로 불순물의 침투를 방지할 수 있음은 물론, 두께 감소로 인한 단차를 줄일 수 있으며, 산화물층으로만 장벽층을 사용하는 경우 트렌치 세척시 시간의 제약을 받았으나, 본 발명의 보호막으로 질화물벽을 사용하는 경우 세척시간을 길게 할 수 있어 깨끗한 트렌치 세척을 할수 있다.
또한 2차 트렌치후 산화공정 사용하므로써, 1차 트렌치 에치와 2차 트렌치 에치 사이의 경계면에서 발생하는 단차를 효과적으로 감소시키며 유효 캐패시터 면적의 증가시키는 것과 2차 트렌치 하단의 각이진 부분을 둥글게 하여 특성이 우수한 반도체 소자를 제공할 수 있게 되는 커다란 장점이 있다.

Claims (4)

  1. 실리콘 웨이퍼상에 산화물, 질화물 및 산화물로 구성된 마스크층을 형성하고, 그위에 포토레지스터를 코팅하는 공정과, 상기 마스크층에 마스크 패턴을 형성한 다음 트렌치를 형성하여, 이 트렌치 내에 P+또는 N+불순물 도핑영역을 형성하는 트렌치 측면벽 도핑방법에 있어서, 상기 실리콘 웨이퍼상에 1차 트렌치를 형성하고 그 벽면에 산화물벽을 침착하는 공정과, 상기 트렌치에 침착된 산화물벽과 마스크층상에 질화물벽을 침착하는 공정과, 상기 1차 트렌치 저면부에 침착된 산화물벽 및 질화물벽의 일정부분과 마스크층 상부에 침착된 질화물벽을 에칭 제거한후 다시 마스크층 상부의 산화물층을 에칭하여 제거하는 공정과, 상기 산화물벽 및 질화물벽이 형성된 1차 트렌치 내부에 2차 트렌치를 형성하고 그 내부를 세척한 다음, 2차 트렌치 벽면에 P+또는 N+불순물 도핑영역을 형성하는 공정으로 이루어진 것을 특징으로 하는 산화물벽과 질화물벽을 이용한 트렌치 측면벽 도핑방법.
  2. 제1항에 있어서, 상기 2차 트렌치의 형성 폭은 상기 1차 트렌치 공정후 그 저면에 침착된 산화물벽 및 질화물벽을 일정부분 에칭하여 제거된 부분의 폭으로 형성되는 것을 특징으로 하는 산화물벽과 질화물벽을 이용한 트렌치 측면벽 도핑방법.
  3. 제1항에 있어서, 상기 1차 트렌치 벽면과 2차 트렌치 벽면간의 연결부위의 단차를 줄이기 위하여, 1차 트렌치의 보호막을 산화물벽위에 질화물벽으로 형성하는 공정과, 2차 트렌치후 형성 P+또는 N+불순물 영역에 산화공정을 이용하여 산화영역을 형성하여 트렌치 내부의 단차를 줄이는 공정으로 이루어지는 것을 특징으로 하는 산화물벽과 질화물벽을 이용한 트렌치 측면벽 도핑방법.
  4. 4메가 D RAM급 고집적 반도체 소자에 있어서, 1차 트렌치벽에 산화물벽 및 질화물벽이 형성되고, 2차 트렌치 벽면에 P+또는 N+불순물 도핑영역이 형성된 트렌치 측면벽 도핑구조로 이루어진 고집적 반도체 소자.
KR1019880010483A 1988-08-18 1988-08-18 산화물벽과 질화물벽을 이용한 트렌치 측면벽 도핑방법 및 그 반도체 소자 KR910008830B1 (ko)

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