KR100871373B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막과 패드산화막을 패터닝하여 필드 영역에 해당하는 기판 영역을 노출시키는 단계와, 상기 노출된 기판의 필드 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 표면에 월 산화막을 형성하는 단계와, 상기 월 산화막이 형성된 기판의 결과물 상에 리플레쉬 특성을 확보하기 위해 선형질화막을 증착하는 단계와, 상기 선형질화막 상에 트렌치를 매립하도록 산화막을 증착하는 단계와, 상기 패드질화막이 노출되도록 상기 산화막과 선형질화막을 CMP하는 단계와, 상기 노출된 패드질화막 및 그 아래의 패드산화막을 제거하는 단계와, 상기 패드질화막의 제거시에 액티브 영역과 필드 영역 경계에서 발생된 모트를 매립하도록 상기 패드질화막 및 패드산화막이 제거된 기판의 결과물 상에 유기막을 도포하는 단계와, 상기 모트가 제거됨과 동시에 기판의 표면이 노출되도록 상기 유기막과 산화막을 에치백하는 단계를 포함한다. 본 발명에 따르면, 패드질화막의 제거 후에 유기막을 도포한 후, 이에 대한 에치백을 수행하여 상기 패드질화막 제거시에 발생된 모트를 함께 제거해 줌으로써, 상기 모트에 기인하는 소자 특성 저하 및 불량 발생을 효과적으로 방지할 수 있다.
Description
도 1a 내지 도 1c는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정 단면도.
도 2는 종래의 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘 기판 32 : 패드산화막
33 : 패드질화막 34 : 트렌치
35 : 월 산화막 36 : 선형질화막
37 ; 산화막 37a,37b : 소자분리막
38 : 유기막
본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방 법에 관한 것으로, 특히, 모트(moat) 부위에 게이트 물질이 잔류됨에 따른 소자 특성 저하 및 파손 발생을 방지하기 위한 방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 소자와 소자 사이의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되고 있다.
그런데, 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 액티브 영역의 면적을 줄이는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었고, 이에따라, 현재 대부분의 반도체 소자는 작은 폭으로 형성 가능한 STI 공정을 이용해서 소자분리막을 형성하고 있다.
이하에서는 종래의 STI 공정을 이용한 소자분리막 형성방법을 간략하게 설명하도록 한다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 후, 상기 패드질화막(3)과 패드산화막(2)을 패터닝하여 필드 영역에 해당하는 기판 부분을 노출시킨다. 그런다음, 노출된 기판 부분을 식각하여 트렌치(4)를 형성한 후, 식각 데미지의 회복을 위해 기판 결과물을 열산화시킨다.
이어서, 도 1b에 도시된 바와 같이, 월 산화(wall oxidation) 공정을 행하여 트렌치(4)의 표면에 월 산화막(5)을 형성하고, 그런다음, 리플레쉬(Refresh) 특성을 향상시키기 위해 기판 결과물 상에 선형질화막(6)을 증착한다.
그 다음, 도 1c에 도시된 바와 같이, 트렌치를 매립하도록 선형질화막(6) 상에 산화막을 증착한 후, 패드질화막이 노출될 때까지 상기 산화막 및 선형질화막(6)을 CMP(Chemical Mechanical Polishing)한다. 그런다음, 상기 패드질화막 및 패드산화막을 제거하여 트렌치형의 소자분리막(7)을 형성한다.
그러나, 전술한 종래의 STI 공정을 이용한 소자분리막 형성방법에 따르면, 도 1에 도시된 바와 같이, 패드질화막의 습식 식각시에는 통상 소자분리막의 상단 가장자리에서 모트(moat :A)가 발생하게 되는데, 이렇게 모트(A)가 발생되면, 도 2에 도시된 바와 같이, 후속의 게이트 공정에서 모트(A) 지역에 게이트 물질인 폴리실리콘 잔류물(residue : 10)이 남게 됨으로써, 후속 공정에서 게이트(9)와 비트라인과의 전기적 쇼트를 유발하게 되는 바, 결국, 소자 불량(fail)을 초래하게 된다.
특히, 리플레쉬 특성 향상을 위해 선형질화막이 적용되는 경우, 모트 발생 지역에서 질화막과 산화막간의 식각속도 차이로 인해 선형질화막은 뾰족하게 올라오게 되고, 이 경우에는 모트 지역에서의 잔류물 발생 정도는 더욱 증가하게 되는 바, 상기와 같은 문제는 더욱 심해진다.
뿐만 아니라, 모트 지역은 셀 문턱전압(Vt)이 낮게 형성되는 바, 항복전압이 낮아서 오프-커런트 누설 불량(off-current leakage fail)을 유발시키어 소자 불량을 초래하게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자분리막 상단 가장자리에서의 모트 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 소자분리막 상단 가장자리에서의 모트 발생을 억제하여 소자 불량 발생을 억제시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 패터닝하여 필드 영역에 해당하는 기판 영역을 노출시키는 단계; 상기 노출된 기판의 필드 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면에 월 산화막을 형성하는 단계; 상기 월 산화막이 형성된 기판의 결과물 상에 리플레쉬 특성을 확보하기 위해 선형질화막을 증착하는 단계; 상기 선형질화막 상에 트렌치를 매립하도록 산화막을 증착하는 단계; 상기 패드질화막이 노출되도록 상기 산화막과 선형질화막을 CMP하는 단계; 상기 노출된 패드질화막 및 그 아래의 패드산화막을 제거하는 단계; 상기 패드질화막의 제거시에 액티브 영역과 필드 영역 경계에서 발생된 모트를 매립하도록 상기 패드질화막 및 패드산화막이 제거된 기판의 결과물 상에 유기막을 도포하는 단계; 및 상기 모트가 제거됨과 동시에 기판의 표면이 노출되도록 상기 유기막과 산화막을 에치백하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 패드질화막은 10∼500Å의 두께로 증착한다.
상기 산화막 및 선형질화막을 CMP하는 단계와 상기 유기막을 도포하는 단계 사이에 상기 기판의 표면을 HMDS(HwxaMethyl Disilazane)로 처리한다.
상기 유기막은 모든 포토레지스트 또는 유기반사 방지막으로 이루어지며, 50∼5000Å의 두께로 도포한다. 또한, 상기 유기막을 도포한 후에는 50∼150℃의 온 도에서 60∼200초 동안 소프트 베이크 처리한다.
상기 유기막과 산화막을 에치백하는 단계는 산화막과 실리콘 기판 및 유기막의 식각 속도가 1:1:1이 되는 조건으로 수행하며, 이를 위해, 상기 에치백은 CF4, CHF3, SF6, Cl2, O2 및 Ar 가스로 구성된 그룹으로부터 선택되는 적어도 어느 하나 이상을 조합한 가스를 사용하여 수행한다
본 발명에 따르면, 패드질화막의 제거 후에 유기막을 도포한 후, 이에 대한 에치백을 수행하여 상기 패드질화막 제거시에 발생된 모트를 함께 제거해 줌으로써, 상기 모트에 기인하는 소자 특성 저하 및 불량 발생을 효과적으로 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정 단면도이다.
도 3a를 참조하면, 액티브 영역과 필드 영역을 갖는 실리콘 기판(31) 상에 패드산화막(32)과 패드질화막(33)을 차례로 형성한다. 그런다음, 공지의 공정에 따라 상기 패드질화막(33)과 패드산화막(32)을 패터닝하여 필드 영역에 해당하는 기판 부분을 노출시킨 후, 노출된 기판 부분을 식각하여 소정 깊이의 트렌치(34)를 형성한다. 이어서, 트렌치 식각시에 발생된 기판 데미지를 회복시키기 위해 상기 기판 결과물을 열산화시킨다.
도 3b를 참조하면, 월 산화(Wall oxidation) 공정을 수행하고, 이를 통해, 트렌치(34)의 표면 상에 월 산화막(35)을 형성한다. 그런다음, 리플레쉬 특성을 확보하기 위해 상기 월 산화막(35)이 형성된 기판의 결과물 상에 10∼500Å의 두께로 선형질화막(36)을 증착한다. 이어서, 상기 선형질화막(36)이 형성된 기판의 결과물 상에 트렌치(34)를 완전 매립하도록 산화막(37)을 증착한 후, 상기 패드질화막(33)이 노출될 때까지 상기 산화막(37) 및 선형질화막(36)의 표면을 CMP한다.
도 3c를 참조하면, 기판의 트렌치 식각시에 식각 장벽으로 이용된 패드질화막과 그 아래의 패드산화막을 제거하고, 이를 통해, 트렌치형의 소자분리막(37a)을 형성한다. 이때, 액티브 영역과 필드 영역의 경계, 즉, 소자분리막(37a)의 상단 가장자리에서 모트(A)가 발생된다.
도 3d를 참조하면, 소자분리막(37a)의 상단 가장자리에서 발생된 모트(A)가 매립되도록 상기 패드질화막 및 패드산화막의 제거된 기판의 결과물 상에 유기막(38)을 도포한다.
여기서, 상기 유기막(38)으로는 모든 종류의 포토레지스트막, 또는, 유기반사 방지막이 이용될 수 있으며, 50∼5000Å의 두께로 도포한다. 또한, 그 도포 후에는 50∼150℃의 온도에서 60∼200초 동안 소프트 베이크 처리한다. 한편, 상기 유기막(38)의 도포 전, 기판의 표면을 HMDS(HwxaMethyl Disilazane)로 처리해 줌이 바람직하다.
도 3e를 참조하면, 기판(31)의 표면이 노출되도록 상기 유기막과 산화막 및 선형질화막을 에치백하여 모트를 제거하고, 이 결과로서, 최종적으로 가장자리에 모트가 없는 소자분리막(37b)을 형성한다.
여기서, 상기 에치백은 바람직하게 산화막과 실리콘 기판(=실리콘막) 및 유기막의 식각 속도가 동일한 조건, 즉, 산화막:실리콘 기판:유기막의 식각 속도가 1:1:1이 되는 조건으로 수행한다. 이를 위해, 본 발명은 상기 에치백을 CF4, CHF3, SF6, Cl2, O2 및 Ar 가스들 중 적어도 하나 이상을 조합하여 사용한다.
이후, 게이트 공정을 포함한 일련의 후속 공정을 진행하여 반도체 소자를 제조한다.
여기서, 전술한 바와 같이, 게이트 공정을 수행하기 전에 유기막의 도포 및 에치백을 통해서 소자분리막 상단 가장자리에서 발생된 모트를 제거하였으므로, 게이트 공정에서 게이트 물질의 잔류에 기인하는 소자 불량은 초래되지 않으며, 아울러, 모트에 기인하는 소자 특성 저하도 초래되지 않는다.
이상에서와 같이, 본 발명은 패드질화막의 식각 후에 유기막의 도포 및 에치백을 통해 상기 패드질화막의 식각시에 발생된 소자분리막 가장자리에서의 모트를 제거해 줌으로써, 후속 게이트 공정에서 상기 모트 내에 게이트 물질이 잔류되는 것을 근본적으로 방지할 수 있다.
따라서, 본 발명은 모트에 기인하는 소자 특성 저하를 방지할 수 있으며, 또한, 기존의 STI 공정을 그대로 적용하면서도 소자 신뢰성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (8)
- 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;상기 패드질화막과 패드산화막을 패터닝하여 필드 영역에 해당하는 기판 영역을 노출시키는 단계;상기 노출된 기판의 필드 영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치의 표면에 월 산화막을 형성하는 단계;상기 월 산화막이 형성된 기판의 결과물 상에 리플레쉬 특성을 확보하기 위해 선형질화막을 증착하는 단계;상기 선형질화막 상에 트렌치를 매립하도록 산화막을 증착하는 단계;상기 패드질화막이 노출되도록 상기 산화막과 선형질화막을 CMP하는 단계;상기 노출된 패드질화막 및 그 아래의 패드산화막을 제거하는 단계;상기 패드질화막의 제거시에 액티브 영역과 필드 영역 경계에서 발생된 모트를 매립하도록 상기 패드질화막 및 패드산화막이 제거된 기판의 결과물 상에 유기막을 도포하는 단계; 및상기 모트가 제거됨과 동시에 기판의 표면이 노출되도록 상기 유기막과 산화막을 에치백하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 패드질화막은 10∼500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 산화막과 선형질화막을 CMP하는 단계 후, 상기 유기막을 도포하는 단계 전, 상기 기판의 표면을 HMDS(HwxaMethyl Disilazane)로 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 유기막은 모든 포토레지스트 또는 유기반사 방지막으로 이루어진 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 유기막은 50∼5000Å의 두께로 도포하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 유기막을 도포하는 단계 후,상기 유기막을 50∼150℃의 온도에서 60∼200초 동안 소프트 베이크 처리하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 유기막과 산화막을 에치백하는 단계는, 산화막과 실리콘 기판 및 유기막의 식각 속도가 1:1:1이 되는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항 또는 제 7 항에 있어서, 상기 유기막과 산화막을 에치백하는 단계는, CF4, CHF3, SF6, Cl2, O2 및 Ar 가스로 구성된 그룹으로부터 선택되는 적어도 어느 하나 이상을 조합한 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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2002
- 2002-12-09 KR KR1020020077987A patent/KR100871373B1/ko not_active IP Right Cessation
Patent Citations (3)
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|---|---|---|---|---|
| US6251749B1 (en) * | 1998-09-15 | 2001-06-26 | Texas Instruments Incorporated | Shallow trench isolation formation with sidewall spacer |
| KR20020042034A (ko) * | 2000-11-29 | 2002-06-05 | 박종섭 | 반도체 소자의 소자분리막 형성방법 |
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