KR100365741B1 - 반도체장치제조방법 - Google Patents

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KR100365741B1
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Abstract

본 발명은 고집적 반도체 소자의 전도막 패턴을 보다 용이하게 형성할 수 있으며 동시에 기판의 손상을 방지할 수 있는 반도체 장치 제조 방법에 관한 것으로, 본 발명은 절연막을 건식식각하여 기판을 직접 노출시킴으로 인해 기판이 손상되는 것을 방지하기 위하여, 건식식각으로 절연막을 식각하는 과정에서 절연막의 일부를 기판 상에 잔류시키고, 잔류된 절연막을 습식식각으로 제거하여 기판을 노출시킨 다음 이후의 공정을 진행하는 방법이다. 또한, 본 발명은 고집적 반도체소자의 전도막 패턴을 형성하기 위하여 반도체 기판 상에 전도막 패턴의 높이만큼 절연막을 형성하고, 절연막을 식각하여 전도막 패턴 형성 영역을 정의한 다음, 전도막을 증착하고 에치백하여 절연막 내에 전도막을 매립함으로써 전도막 패턴을 형성하는 방법이다. 이때, 절연막 식각시 기판이 손상되는 것을 방지하기 위하여, 절연막 형성 이전에 기판 상에 희생산화막 및 식각정지층을 형성한다. 이와 같이, 절연막을 건식식각하여 절연막 내에 트렌치 또는 콘택홀 등의 개구부를 형성하여 개구부 내에 전도막을 매립함으로써 고집적 반도체 소자의 전도막 패턴을 용이하게 형성할 수 있다. 또한, 개구부바닥에 절연막을 잔류시킨 후, 잔류된 절연막을 습식식각으로 제거함으로써 기판의 손상으로 인한 소자 특성 저하를 방지할 수 있다.

Description

반도체 장치 제조 방법{Method for forming semiconductor device}
본 발명은 반도체 장치 제조 분야에 관한 것으로, 고집적 반도체 소자의 전도막 패턴(게이트 전극)을 보다 용이하게 형성할 수 있으며 동시에 기판의 손상을 방지할 수 있는 반도체 장치 제조 방법에 관한 것이다.
0.3 ㎛ 이하의 선폭을 갖는 게이트 형성 공정은 여러 가지 문제점을 유발한다. 예를 들어, 감광막 패턴에 대한 전도막의 식각선택비가 높지 않을 경우에는 식각을 원치않는 부분의 전도막이 소실되는 노칭(notching)이 일어나거나, 또는 전도막패턴의 무너짐(collapse)이 발생한다. 또한, 패턴의 측벽 보호(side wall passivation)가 완전하지 않은 상태에서 식각공정 등을 실시할 경우에는 패턴 측벽이 식각되어 오목해지거나, 식각부산물이 측벽에 재증착되어 볼록해지는 보잉(bowing)이 발생하고, 식각잔여물 제거를 위한 과도식각(over etching) 조건이 적절하지 못할 경우에는 식각잔여물이 완전히 제거되지 않아 패턴 테일링(tailing)이 일어난다. 그리고, 게이트 산화막 상에 게이트를 형성하기 위한 식각과정에서 게이트산화막이 드러나는 순간에 부유(floating)되는 전도막에는 플라즈마 전류(plasma current)가 발생하게 되는데 이로 인하여 게이트 산화막의 특성을 열화시키는 경우가 발생한다.
또한, 금속막을 식각하여 게이트를 형성할 경우에는 금속막의 식각 특성상 높은 기판 바이어스 전력(bias power)을 인가함에 따라 하층과의 식각선택비가 낮아진다. 특히, 실리콘 기판이 노출되는 식각 과정에 소오스 및 드레인 영역이 심하게손상될 경우에는 디바이스 동작 특성이 저하되는 문제점이 발생한다.
상기와 같은 문제점을 해결하기 위하여 제안된 본 발명은 고집적 반도체소자의 게이트 전극 형성 공정시 기판의 손상을 최소화할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
도1a 내지 도1e는 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도
도2a 내지 도2f는 본 발명의 다른 실시예에 따른 반도체 장치 제조 공정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
10, 30: 실리콘 기판 11, 12, 33: 산화막
13: 장벽금속막 14, 16: 전도막
15: 층간절연막 16A: 콘택플러그
16B: 플러그 패드 31: 희생산화막
32: 식각정지층 34: 반사방지막
35: 게이트 산화막 36A: 게이트 전극
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 희생산화막, 식각정지막, 산화막 및 반사방지막을 차례로 형성하는 제1 단계; 상기 반사방지막 상에 식각마스크를 형성하는 제2 단계; 상기 반사방지막 및 상기 산화막을 선택적으로 제거하여 그 바닥에 상기 식각정지막을 노출시키는 개구부를 형성하는 제3 단계; 상기 식각마스크를 제거하는 제4 단계; 상기 개구부 바닥에 노출된 상기 식각정지막을 제거하여 상기 희생산화막을 노출시키는 제5 단계; 습식식각으로 상기 희생산화막을 제거하여 상기 반도체 기판을 노출시키는 제6 단계; 상기 제6 단계에서 노출된 상기 반도체 기판 상에 게이트 산화막을 형성하는 제7 단계; 및 상기 개구부 내에 전도막을 매립하여 게이트 전극을 형성하는 제8 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명은 절연막을 건식식각 하여 기판을 직접 노출시킴으로 인해 기판이손상되는 것을 방지하기 위하여, 건식식각으로 절연막을 식각하는 과정에서 절연막의 일부를 기판 상에 잔류시키고, 잔류된 절연막을 습식식각으로 제거하여 기판을 노출시킨 다음 이후의 공정을 진행하는 방법이다. 또한, 본 발명은 고집적 반도체 소자의 전도막 패턴을 형성하기 위하여 반도체 기판 상에 전도막 패턴의 높이만큼 절연막을 형성하고, 절연막을 식각하여 전도막 패턴 형성 영역을 정의한 다음, 전도막을 증착하고 에치백하여 절연막 내에 전도막을 매립함으로써 전도막 패턴을 형성하는 방법이다. 이때, 절연막 식각시 기판이 손상되는 것을 방지하기 위하여, 절연막 형성 이전에 기판 상에 희생산화막 및 식각정지층을 형성한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도1a 내지 도1e는 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도이다.
도1a는 실리콘 기판(10) 상에 제1 산화막(11)을 형성하고, 제1 산화막(11)상에 게이트 형성 영역을 노출시키는 제1 감광막 패턴(20)을 형성한 후, 제1 감광막 패턴(20)을 식각마스크로 제1 산화막(11)을 식각하여 제1 산화막(11) 내에 트렌치(trench)를 형성하면서, 트렌치 바닥 즉, 게이트 형성 영역 상에 제1 산화막(11)을 50 ?? 두께로 잔류시킨 상태를 보이고있다. 이때, 제1 산화막(11) 식각시 식각선택비를 높이기 위하여 중합체 생성이 많고 불소 제거 효율이 뛰어난CxHyFz 계열의 가스 또는 CxFy 및 H2 가스를 사용하며, 압력은 10 mTorr 이상으로 하고, 바이어스 전력은 100 W 이하로 유지하여 이온 전류를 줄임으로써 식각 속도를 줄여서 50 ?? 두께의 제1 산화막(11)이 잔류되도록 한다.
도1b는 제1 감광막 패턴(20)을 제거하고, 완충산화식각제(buffered oxide etchant, BOE), HF 또는 NH4OH를 이용한 습식식각을 실시하여 불순물을 제거함과 동시에 게이트 형성 영역 상에 잔류하였던 제1 산화막(11)을 제거하여 실리콘기판 (10)을 노출시키고, 게이트 산화막을 이룰 제2 산화막(12) 및 장벽 금속막(13)을 형성한 것을 보이고 있다. 이때, 상기 습식식각 과정에서 실리콘기판 표면에 발생한 요철(도시하지 않음)이 제2 산화막(12) 형성 후 제거되도록 한다. 즉, 요철을 제거할 만한 두께로 제2산화막(12)을 형성하여 게이트 산화막의 특성을 향상시킨다. 또한, 상기 장벽금속막(13) 형성 후, 접착력을 향상시키고 스트레스를 완화시키기 위하여 열처리 공정을 실시한다.
도1c는 장벽금속막(13) 상에 게이트 전극용 전도막(14)을 형성하고, 제2 산화막이 노출될 때까지 전도막(14) 및 장벽금속막(13)을 전면식각하여 제1 산화막 (11) 내에 형성된 트렌치 내부에만 장벽금속막(13) 및 전도막(14)을 매립시켜 게이트전극을 형성한 후, 전체 구조 상에 질화막 또는 산화막으로 층간절연막(15)을 형성한 상태를 보이고 있다. 이때, 전도막(14) 및 장벽금속막(13)을 화학적 기계적 연마법으로 제거할 수도 있으며, 트렌치 내부에 매립된 전도막(14)의 높이는 제1산화막(11)의 두께 보다 크지 않아 이웃하는 트렌치 내에 매립된 전도막이 서로 연결되는 브릿지(bridge)가 발생하지 않도록 한다.
도1d는 층간절연막(15) 상에 콘택홀 형성 영역을 노출시키는 제2 감광막 패턴(40)을 형성하고, 제2 감광막 패턴(40)을 식각마스크로 식각 공정을 실시하여 층간절연막(15), 제2 산화막(12) 및 제1 산화막(11)을 선택적으로 제거하여 콘택홀을형성하면서 콘택홀 바닥에 제1 산화막(11)을 50 ?? 정도의 두께로 잔류시킨 것을 보이고 있다. 잔류된 제1 산화막(11)은 플러그 콘택저항을 줄이기 위한 불순물 주입시 버퍼층으로 사용될 수도 있다. 상기 식각공정에서, 식각 가스는 CxHyFz계열의 가스 또는 CxFy및 H2가스를 사용하며, 압력은 7 mTorr 내지 12 mTorr로 하고, 바이어스 전력은 200 W 이하로 유지하여 이온 전류를 줄임으로써 식각 속도를 줄여서 50 ?? 두께의 제1 산화막(11)이 잔류되도록 한다.
도1e는 제2 감광막 패턴(40)을 제거하고, 완충산화식각제, HF 또는 NH4OH를 사용한 세정공정으로 콘택홀 바닥에 잔류한 제1 산화막(11)을 제거하여 실리콘기판 (10)을 노출시키고 전도막을 증착하고 패터닝하여 콘택 플러그(16A) 및 플러그 패드(16B)를 형성한 것을 보이고 있다.
도2a 내지 도2f는 본 발명의 다른 실시예에 따른 반도체 장치 제조 공정 단면도이다.
도2a는 실리콘 기판(30) 상에 희생산화막(31) 및 식각정지층(32)을 차례로 형성한 것을 보이고 있다. 희생산화막(31)의 두께는 40 ?? 내지 50 ??이며, 자연적으로 형성된 자연산화막이거나 인위적으로 형성된 산화막이 될 수 있다. 두 가지방법 모두 기판에 손상을 입히지 않으며, 자연산화막의 경우는 기판 표면에 잔류하는 불순물 및 손상층을 제거하는 이점을 가지고 있다. 식각정지층(32)은 이후에 희생산화막(31) 상에 형성될 산화막을 패터닝하는 과정에서 플라즈마로 인하여 희생산화막(31)과 실리콘 기판(30)이 손상되는 것을 방지하기 위한 것이며, 반사율이 적은 물질로 형성한다.
도2b는 식각정지층(32) 상에 게이트 높이 정도 크기의 두께를 갖는 제1 산화막(33)을 형성하고, 제1 산화막(33) 상에 반사방지막(34)을 형성한 다음, 반사방지막(34) 상에 게이트 형성 영역을 노출시키는 감광막 패턴(50)을 형성한 상태를 보이고 있다. 상기 제1 산화막(33)의 두께는 형성하고자 하는 게이트의 높이에 해당한다.
도2c는 감광막 패턴(50)을 식각마스크로 반사방지막(34) 및 제1 산화막(33)을 선택적으로 제거하여 제1 산화막(33) 내에 트렌치(trench)를 형성함으로써 게이트 영역을 정의하고, 식각정지층(32)을 노출시킨 상태를 보이고 있다. 제1 산화막 (33)의 식각은 C, H, 및 F가 함유된 가스를 사용하며, 400 W 이하의 바이어스 전력 (bias power)을 인가하고 50m Torr 이하의 압력에서 실시한다. CxHyFz가스를 사용하는 경우에는 중합체(polymer)가 발생하고, 식각 깊이가 깊어지거나 상이한 하부층이 나타날 경우 식각 속도가 느려지거나 식각정지가 일어나기 때문에 하부층을 보호할 수 있다.
도2d는 감광막 패턴(50)을 제거하고, 반사방지막(34)을 식각마스크로 식각을 실시하여 식각정지층(32)을 선택적으로 제거해서 게이트가 형성될 영역의 희생산화막(31)을 노출시킨 상태를 보이고 있다. 감광막 패턴(50) 제거 후, 감광막의 래디컬(radical) 및 이온에 의해 제1 산화막(33)이 손상된 것을 보상하고 희생산화막 (31)에 대한 식각선택비가 크도록 하기위하여, 식각정지층(32) 식각시 Cl2및 O2를 식각제로 사용하고, 바이어스 전력을 50 W 이하로 하고 압력을 높인다. 이때, Cl2의 양은 10 sccm 내지 17 sccm이 되도록 하고, 식각정지층(32) : 희생산화막(31)의 식각선택비는 50:1 내지 80:1이 되도록 한다.
도2e는 식각 잔류물을 제거하기 위하여 전체 구조상에 100 ?? 이하의 두께로 제2 산화막(도시하지 않음)을 형성하고, 세정공정을 실시하여 제2 산화막 및 게이트 형성 영역에 노출되어 있던 희생산화막(31)을 제거하고, 게이트 산화막(35) 및 게이트 전극용 전도막(36)을 형성한 상태를 보인다.
도2f는 전도막(36)을 화학적 기계적 연마(chemical mechanical polishing)하거나 플라즈마로 에치백(etch-back)하여 제1 산화막(33) 사이에 게이트 전극(36A)을 형성한 것을 나타내고 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 절연막을 건식식각하여 절연막 내에 트렌치 또는 콘택홀 등의 개구부를 형성하여 개구부 내에 전도막을 매립함으로써 고집적 반도체 소자의 전도막 패턴을 용이하게 형성할 수 있다.
또한, 개구부 바닥에 절연막을 잔류시킨 후, 잔류된 절연막을 습식식각으로 제거함으로써 기판의 손상으로 인한 소자 특성 저하를 방지할 수 있다.

Claims (6)

  1. 반도체 장치 제조 방법에 있어서,
    반도체 기판 상에 희생산화막, 식각정지막, 산화막 및 반사방지막을 차례로 형성하는 제1 단계;
    상기 반사방지막 상에 식각마스크를 형성하는 제2 단계;
    상기 반사방지막 및 상기 산화막을 선택적으로 제거하여 그 바닥에 상기 식각정지막을 노출시키는 개구부를 형성하는 제3단계;
    상기 식각마스크를 제거하는 제4 단계;
    상기 개구부 바닥에 노출된 상기 식각정지막을 제거하여 상기 희생산화막을 노출시키는 제5 단계;
    습식식각으로 상기 희생산화막을 제거하여 상기 반도체 기판을 노출시키는 제6 단계;
    상기 제6 단계에서 노출된 상기 반도체 기판 상에 게이트 산화막을 형성하는 제7 단계; 및
    상기 개구부 내에 전도막을 매립하여 게이트 전극을 형성하는 제8 단계를 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 희생산화막은,
    40 Å 내지 50 Å 두께의 자연산화막으로 형성하는 것을 특징으로 반도체 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 제5 단계에서,
    상기 식각정지막:희생산화막의 식각선택비가 50:1 내지 80:1인 조건으로 식각을 실시하여, 상기 식각정지막을 제거하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 제5 단계에서,
    Cl2및 O2를 식각가스로 사용하고,
    50 W가 넘지 않는 바이어스(bias) 전력을 인가하여 식각을 실시하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 4 항에 있어서,
    상기 Cl2의 양은 10 sccm 내지 17 sccm인 것을 특징으로 하는 반도체 장치 제조방법.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 제4 단계 후,
    상기 제4 단계가 완료된 전체 구조 상에 100 ??이 넘지 않는 두께의 열산화막을 형성하는 제9 단계를 더 포함하고,
    상기 제6 단계에서 상기 희생산화막과 상기 열산화막을 동시에 제거하는 것을 특징으로 하는 반도체 장치 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW518688B (en) * 2001-04-26 2003-01-21 Silicon Integrated Sys Corp Etching process of dielectric layer
KR100449320B1 (ko) * 2001-12-20 2004-09-18 동부전자 주식회사 반도체 소자의 소자 분리막 형성방법
KR101132722B1 (ko) * 2005-11-30 2012-04-06 매그나칩 반도체 유한회사 반도체 소자의 게이트 전극 형성방법
JP2013172082A (ja) * 2012-02-22 2013-09-02 Toshiba Corp パターン形成方法、半導体装置の製造方法および塗布装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0963989A (ja) * 1995-08-18 1997-03-07 Nec Corp 半導体装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5871628A (ja) * 1981-10-23 1983-04-28 Fujitsu Ltd 半導体装置の製造方法
JPS6425474A (en) 1987-07-21 1989-01-27 Matsushita Electric Ind Co Ltd Manufacture of mos type semiconductor device
JPH03104125A (ja) 1989-09-18 1991-05-01 Matsushita Electron Corp Ｍｏｓ型半導体装置の製造方法
JPH03285334A (ja) 1990-03-31 1991-12-16 Nec Corp 半導体装置の製造方法
JPH04186778A (ja) 1990-11-20 1992-07-03 Nippon Steel Corp 半導体装置の製造方法
JPH04277617A (ja) 1991-03-06 1992-10-02 Fujitsu Ltd 半導体装置の製造方法
JPH05243218A (ja) * 1992-02-28 1993-09-21 Nec Corp 半導体装置の製造方法
US5562801A (en) * 1994-04-28 1996-10-08 Cypress Semiconductor Corporation Method of etching an oxide layer
KR0141195B1 (ko) 1994-06-08 1998-07-15 김광호 저저항 게이트전극을 갖는 반도체소자의 제조방법
JP3072754B2 (ja) 1994-10-18 2000-08-07 シャープ株式会社 半導体装置の製造方法
US5789140A (en) * 1996-04-25 1998-08-04 Fujitsu Limited Method of forming a pattern or via structure utilizing supplemental electron beam exposure and development to remove image residue
US5766998A (en) 1996-12-27 1998-06-16 Vanguard International Semiconductor Corporation Method for fabricating narrow channel field effect transistors having titanium shallow junctions
US5773348A (en) 1997-05-21 1998-06-30 Powerchip Semiconductor Corp. Method of fabricating a short-channel MOS device
US5940726A (en) * 1997-11-06 1999-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming an electrical contact for embedded memory
US5998285A (en) * 1998-07-30 1999-12-07 Winbond Electronics Corp. Self-aligned T-shaped process for deep submicron Si MOSFET's fabrication

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0963989A (ja) * 1995-08-18 1997-03-07 Nec Corp 半導体装置及びその製造方法

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