KR100326262B1 - 반도체장치제조방법 - Google Patents
반도체장치제조방법 Download PDFInfo
- Publication number
- KR100326262B1 KR100326262B1 KR1019980025236A KR19980025236A KR100326262B1 KR 100326262 B1 KR100326262 B1 KR 100326262B1 KR 1019980025236 A KR1019980025236 A KR 1019980025236A KR 19980025236 A KR19980025236 A KR 19980025236A KR 100326262 B1 KR100326262 B1 KR 100326262B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- semiconductor device
- sccm
- metal
- metal wiring
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000002184 metal Substances 0.000 claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 125000006850 spacer group Chemical group 0.000 claims abstract description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 26
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 8
- 239000005360 phosphosilicate glass Substances 0.000 claims description 4
- 230000002265 prevention Effects 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 abstract description 4
- 239000011800 void material Substances 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract 1
- 230000000873 masking effect Effects 0.000 abstract 1
- 238000005389 semiconductor device fabrication Methods 0.000 abstract 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000010410 layer Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 금속배선 형성을 위한 마스크 공정에서 사용된 반사방지막이 금속배선과 턱을 이루며 금속배선 상에 잔류하여 이후의 층간절연막 형성 과정에서 금속배선 측벽에 보이드를 유발하는 문제점을 해결할 수 있는 반도체 장치 제조 방법에 관한 것으로, 금속배선을 형성한 후 금속막 및 반사방지막 측벽에 절연막 스페이서를 형성함으로써, 고집적 반도체 장치 제조 공정의 층간절연막 형성시 금속배선 측벽에 보이드가 발생하는 것을 방지하는 방법이다. 이에 의해, 고집적 반도체 장치 제조 공정에서 금속배선 측벽에 발생하는 보이드의 발생을 억제하여 보이드로 인한 소자 특성 저하를 방지할 수 있다.
Description
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 금속배선 형성을 위한 마스크 공정에서 사용된 반사방지막이 금속배선과 턱을 이루며 금속배선 상에 잔류하여 이후의 층간절연막 형성 과정에서 금속배선 측벽에 보이드를 유발하는 문제점을 해결할 수 있는, 반도체 장치 제조 방법에 관한 것이다.
외부 입자(particle) 또는 수분 등의 침투를 막기 위하여, 금속배선 형성이 완료된 구조 상에 절연막을 형성한다. 상기 절연막으로, 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition, 이하 PECVD라 함)으로 형성된 산화막 및 질화막을 이용하였으나 매립(gap filling) 특성이 좋지 않아, 최근에는 고밀도 플라즈마 화학기상증착법(high density PECVD, 이하 HDP라 함)으로 형성된 산화막을 이용하고 있다.
도1은 금속배선 형성이 완료된 기판 상에 PECVD법으로 산화막 및 질화막을 형성한 것을 보이는 종래의 반도체 장치 제조 공정 단면도로서, 반도체 기판(10) 상에 확산방지막인 Ti/TiN막(11), Al막(12) 및 반사방지막인 TiN막(13)을 차례로 증착하고, 상기 TiN막(13), Al막(12) 및 Ti/TiN막(11)을 패터닝하여 금속배선을 형성한 후, 금속배선 형성이 완료된 구조 상에 PECVD법으로 산화막(14) 및 질화막(15)을 형성한 것을 나타내고 있다. 도1에 도시한 바와 같이 PECVD법으로 형성된 산화막(14)은 매립 특성이 좋지 않아 금속배선 사이에 보이드(void)(V1)가 발생하는 문제점이 있다.
도2는 상기와 같은 보이드 발생 문제를 해결하기 위하여, 금속배선 형성이완료된 기판 상에 고밀도 플라즈마 화학기상증착법(HDP)으로 산화막 및 질화막을 형성한 것을 보이는 종래의 반도체 장치 제조 공정 단면도로서, 반도체 기판(10) 상에 확산방지막인 Ti/TiN막(11), Al막(12) 및 반사방지막인 TiN막(13)을 차례로 증착하고, 상기 TiN막(13), Al막(12) 및 Ti/TiN막(11)을 패터닝하여 금속배선을 형성한 후, 금속배선 형성이 완료된 구조 상에 HDP법으로 산화막(16)을 형성한 것을 나타내고 있다. 도2에 도시한 바와 같이 HDP법으로 형성된 산화막(16)은, PECVD 형성되는 산화막보다 매립 특성이 뛰어나다.
그러나, 반도체 장치의 집적도가 향상됨에 따라, 이웃하는 금속배선간의 공간 또한 감소하여 비교적 집적도가 낮은 반도체 장치 제조 공정에서 발생하지 않았던 문제점이 대두된다. 도3은 그 예를 보이는 종래의 반도체 장치 제조 공정 단면도로서, 반도체 기판(10) 상에 확산방지막인 Ti/TiN막(11), Al막(12) 및 반사방지막인 TiN막(13)을 차례로 증착하고, 상기 TiN막(13), Al막(12) 및 Ti/TiN막(11)을 패터닝하여 금속배선을 형성한 후, 금속배선 형성이 완료된 구조 상에 HDP법으로 산화막(17)을 형성한 것을 나타내고 있다.
금속배선 형성을 위한 패터닝 과정에서, Cl2, BCl3및 N2를 사용하여 Al을 식각하기 위한 주식각(main etch) 공정을 실시하고, 금속 잔여물(residue) 및 브릿지(bridge)를 제거하기 위하여 주식각 공정에서 사용된 가스와 동일한 가스로 과도식각(over etch)을 실시한다. Al은 Cl 등의 가스에 의한 화학적인 반응으로 제거되고, TiN은 물리적인 반응에 의해 제거된다. 식각 과정에서 식각마스크로 사용된 감광막 패턴의 가장 자리가 손상되어 드러나 TiN막(13) 측벽에 중합체(polymer)가 증착되어 TiN막(13)이 Al막(12) 상에 탁자의 윗면(table top) 형태로 남게 된다. 즉, Al막(12)의 양단에 돌출된 형태로 TiN막(13)이 잔류하여 턱진 부분(T)이 발생되는데, 이후의 HDP법으로 산화막을 형성하는 과정에서 Al막(12) 패턴의 측벽과 턱진 부분(T)이 이루는 공간에 효과적으로 산화막(17)이 매립되지 못하여 보이드(V2)가 발생한다.
상기와 같이 Al막(12) 패턴의 측벽에 보이드(V2)의 발생으로, 이후 수분 등이 침투하게 되어 소자의 특성이 저하되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 금속배선 측벽에 보이드의 발생을 방지할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
도1은 금속배선 형성이 완료된 기판 상에 PECVD법으로 산화막 및 질화막을 형성한 것을 보이는 종래의 반도체 장치 제조 공정 단면도
도2는 금속배선 형성이 완료된 기판 상에 고밀도 PECVD법으로 산화막을 형성한 것을 보이는 종래의 반도체 장치 제조 공정 단면도
도3은 종래 기술에 따른 고집적 반도체 장치 제조 공정 단면도
도4a 내지 도4d는 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
20: 반도체 기판 21: Ti/TiN막
22: Al막 23: TiN막
24: 질화막 24A: 질화막 스페이서
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 확산방지막, 금속막 및 반사방지막을 차례로 형성하는 제1 단계; 상기 반사방지막, 금속막 및 확산방지막을 선택적으로 식각하여 금속배선을 형성하는 제2 단계; 상기 제2 단계후 상기 금속배선 상부 측면에 발생된 돌출부를 포함한 전면에 절연막을 형성하는 제3 단계; 및 상기 절연막을 전면식각하되 상기 돌출부의 모서리 부분을 제거하면서 상기 금속배선의 양측벽에 절연막 스페이서를 형성하는 제4 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명은 금속배선을 형성한 후, 금속막 및 반사방지막 측벽에 절연막 스페이서를 형성함으로써, 고집적 반도체 장치 제조 공정의 층간절연막 형성시 금속배선 측벽에 보이드가 발생하는 것을 방지하는 방법이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면 도4a 내지 도4d를 참조하여 설명한다.
도4a는 반도체 기판(20) 상에 확산방지막인 Ti/TiN막(21), Al막(22) 및 반사방지막인 TiN막(23)을 차례로 증착하고, 상기 TiN막(23), Al막(22) 및 Ti/TiN막(21)을 패터닝하여 금속배선을 형성한 상태를 보이고 있다. 상기 TiN막(23), Al막(22) 및 Ti/TiN막(21)을 TCP(transmission coupled plasma) 또는 ICP(inductively coupled plasma) 방법으로 식각한다.
TCP 방식을 이용할 경우 주식각(main etch) 단계에서 200 W 이상의 소오스 전력(source power), 100 W 이상의 바이어스 전력(bias power)을 인가하며, 과도식각(over etch) 단계에서는 250 W 이하의 소오스 전력, 80 W 이상의 바이어스 전력을 인가하고, 주식각 단계 및 과도식각 단계 모두 식각 가스로는 20 sccm 내지 80 sccm의 BCl3및 40 sccm 내지 120 sccm의 Cl2를 공급한다.
도4b는 금속배선 형성이 완료된 반도체 기판(20) 상에 질화막(24)을 증착한 상태를 보이고 있다. 상기 질화막(24)을 대신하여 SiO2막, PSG(phosphosilicate glass)막, SiOxNy막 등의 산화막을 형성할 수도 있다.
도4c는 금속배선 측벽에 질화막 스페이서를 형성하기 위하여 질화막(24)을 전면식각하는 상태를 나타내고 있다.
상기 질화막 전면식각은 Ar 또는 N2를 이용한 스퍼터링(sputtering) 방법으로 실시하며, 스퍼터링시 CHF3가스를 첨가하기도 한다. 또한, 질화막 전면식각은 MERIE(magnetically enhanced reactive ion etching) 방법으로도 이루어질 수도 있다. MERIE 방법을 사용할 경우 주식각 단계에서는 자기장을 50 G 내지 70 G, 전력을 400 W 내지 600 W 인가하고, 주식각 가스로는 70 sccm 내지 80 sccm의 Ar 가스와 10 sccm 내지 20 sccm의 CHF3가스를 사용하며, 과도식각 단계에서는 자기장을 주식각 단계와 동일하게 유지하고, 전력을 700 W 내지 900 W 인가하고, 식각 가스로는 90 sccm 내지 100 sccm의 Ar 가스와 0 sccm 내지 5 sccm의 CHF3가스를 사용한다.
도4d는 상기와 같은 전면식각으로 금속배선 측벽에 질화막 스페이서(24A)를 형성함으로써 금속배선 상부 측벽에 발생한 돌출부가 제거된 상태를 보이고 있다.
이후, 층간절연막 형성시 상기 질화막 스페이서(24A)에 의해 금속배선 측벽에 보이드가 발생하지 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 고집적 반도체 장치 제조 공정에서 금속배선 측벽에 발생하는 보이드의 발생을 억제하여 보이드로 인한 소자 특성 저하를 방지할 수 있다.
Claims (7)
- 반도체 장치 제조 방법에 있어서,반도체 기판 상에 확산방지막, 금속막 및 반사방지막을 차례로 형성하는 제1 단계;상기 반사방지막, 금속막 및 확산방지막을 선택적으로 식각하여 금속배선을 형성하는 제2 단계;상기 제2 단계후 상기 금속배선 상부 측면에 발생된 돌출부를 포함한 전면에 절연막을 형성하는 제3 단계; 및상기 절연막을 전면식각하되 상기 돌출부의 모서리 부분을 제거하면서 상기 금속배선의 양측벽에 절연막 스페이서를 형성하는 제4 단계를 포함하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 확산방지막은 Ti막 및 TiN막을 형성하고,상기 금속막은 Al막으로 형성하고,상기 반사방지막은 TiN막으로 형성하며,상기 돌출부는 상기 반사방지막 부분에서 발생하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 절연막은,질화막, SiO2막, PSG(phosphosilicate glass)막 또는 SiOxNy막 중 어느 하나로 형성하는 반도체 장치 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제3 단계는,Ar 또는 N2를 이용한 스퍼터링(sputtering) 방법으로 상기 절연막을 전면식각하는 반도체 장치 제조 방법.
- 제 4 항에 있어서,상기 제3 단계에서,CHF3가스를 첨가하는 반도체 장치 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제3 단계는,MERIE(magnetically enhanced reactive ion etching) 방법으로 상기 절연막을 전면식각하는 반도체 장치 제조 방법.
- 제 6 항에 있어서,상기 제3 단계는,50 G 내지 10 G의 자기장을 인가하고, 400 W 내지 600 W의 전력을 인가하고, 70 sccm 내지 80 sccm의 Ar 가스와 10 sccm 내지 20 sccm의 CHF3가스를 사용하여 주식각하는 제4 단계; 및상기 제4 단계와 동일한 크기의 자기장을 인가하고, 700 W 내지 900 W의 전력을 인가하고, 90 sccm 내지 100 sccm의 Ar 가스와 0 sccm 내지 5 sccm의 CHF3가스를 사용하여 과도식각하는 제5 단계를 포함하는 반도체 장치 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025236A KR100326262B1 (ko) | 1998-06-30 | 1998-06-30 | 반도체장치제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025236A KR100326262B1 (ko) | 1998-06-30 | 1998-06-30 | 반도체장치제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000003928A KR20000003928A (ko) | 2000-01-25 |
| KR100326262B1 true KR100326262B1 (ko) | 2002-04-17 |
Family
ID=19541722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980025236A KR100326262B1 (ko) | 1998-06-30 | 1998-06-30 | 반도체장치제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100326262B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102103384B1 (ko) | 2018-05-09 | 2020-04-22 | 주식회사 포스코 | 원료 처리 설비 및 원료 처리 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138940A (ja) * | 1989-10-24 | 1991-06-13 | Sony Corp | 半導体装置の製造方法 |
-
1998
- 1998-06-30 KR KR1019980025236A patent/KR100326262B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138940A (ja) * | 1989-10-24 | 1991-06-13 | Sony Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000003928A (ko) | 2000-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100350811B1 (ko) | 반도체 장치의 금속 비아 콘택 및 그 형성방법 | |
| CN101145541A (zh) | 制造包括栓塞的半导体器件的方法 | |
| US7087515B2 (en) | Method for forming flowable dielectric layer in semiconductor device | |
| US6399483B1 (en) | Method for improving faceting effect in dual damascene process | |
| KR100670706B1 (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| US6077789A (en) | Method for forming a passivation layer with planarization | |
| KR100888200B1 (ko) | 반도체소자의 전도 패턴 형성 방법 | |
| KR20040027364A (ko) | 폴리실리콘 에칭 방법 | |
| KR100326262B1 (ko) | 반도체장치제조방법 | |
| KR100365741B1 (ko) | 반도체장치제조방법 | |
| US6060371A (en) | Process for forming a trench device isolation region on a semiconductor substrate | |
| JPH09120990A (ja) | 接続孔の形成方法 | |
| US6586324B2 (en) | Method of forming interconnects | |
| KR100291189B1 (ko) | 반도체 장치 제조 방법 | |
| KR100900680B1 (ko) | 반도체 소자의 제조 방법 | |
| KR0164499B1 (ko) | 반도체 장치의 제조방법 | |
| KR101181271B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100507869B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR100549333B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| KR100547242B1 (ko) | 보이드를 방지한 반도체 소자의 금속층간절연막 형성방법 | |
| KR100289656B1 (ko) | 반도체 소자의 제조방법 | |
| KR100643484B1 (ko) | 반도체소자의 제조방법 | |
| KR100396697B1 (ko) | 반도체 소자의 제조방법 | |
| KR100223772B1 (ko) | 반도체장치의 콘택홀 형성방법 | |
| KR100509434B1 (ko) | 포토레지스트 점착성 개선 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |