KR101132722B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents

반도체 소자의 게이트 전극 형성방법 Download PDF

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Abstract

본 발명은 CMOS 이미지 센서의 게이트 전극 형성시 기판의 데미지를 방지할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하기 위한 것으로서, 이를 위해 본 발명은 기판 상에 게이트 절연막, 게이트 도전막, 하드 마스크 및 반사방지막을 차례로 형성하는 단계와, 상기 반사방지막, 상기 하드 마스크, 상기 게이트 도전막 및 상기 게이트 절연막을 차례로 식각하여 복수의 게이트 구조물을 형성하는 단계와, 리버스 마스크를 이용한 포토 공정을 실시하여 상기 게이트 구조물을 포함한 전체 구조 상부에 포토레지스트 패턴을 형성하는 단계와, 건식식각공정을 실시하여 상기 기판이 노출되지 않도록 상기 포토레지스트 패턴을 일정 두께 제거하는 단계와, 습식식각공정을 실시하여 상기 반사방지막을 제거하는 동시에 상기 하드 마스크를 제거하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법을 제공한다.
CMOS, 이미지 센서, 게이트 전극, 반사방지막, 습식식각.

Description

반도체 소자의 게이트 전극 형성방법{METHOD FOR FORMING GATE ELECTRODE IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 CMOS 이미지 센서의 게이트 전극 형성방법을 도시한 공정 단면도.
도 2a 및 도 2b는 본 발명의 실시예1에 따른 CMOS 이미지 센서의 게이트 전극 형성방법을 도시한 공정 단면도.
도 3a 내지 도 3f는 본 발명의 실시예2에 따른 CMOS 이미지 센서의 게이트 전극 형성방법을 도시한 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 20, 30: 기판
11, 21, 31 : 게이트 산화막
12, 22, 32 : 폴리 실리콘막
13, 23, 33 : 하드 마스크
14, 24 : SiON막
15, 25, 35 : 포토레지스트(또는, 포토레지스트 패턴)
16 : 건식식각공정
26, 36 : 습식식각공정
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 특히 CMOS 이미지 센서의 트랜지스터를 구성하는 게이트 전극 형성방법에 관한 것이다.
이미지 센서는 광학 영상(optical image)을 전기신호로 변환시키는 반도체 소자이며, 이미지 센서는 크게 전하결합소자(Charge Coupled Device : 이하, CCD라 함)와 CMOS(Complementary MOS) 이미지 센서로 이루어진다.
CCD는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다.
반면, CMOS 이미지 센서는 반도체의 CMOS 공정을 적용하여 하나의 단위 화소에 하나의 포토 다이오드와 단위 화소 구동을 위한 3개 또는 4개 등의 트랜지스터를 포함한다. 이러한, CMOS 이미지 센서를 구성하는 복수의 트랜지스터는 일반적인 메모리 소자의 트랜지스터와 동일하게 게이트 전극과 소오스/드레인으로 이루어진다.
도 1a 내지 도 1c는 종래 기술에 따른 시모스(CMOS) 이미지 센서의 게이트 전극 형성방법을 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(10) 상에 게이트 산화막(11)을 형성한 후, 게이트 산화막(11) 상에 폴리 실리콘막(12)을 증착한다. 그런 다음, 폴리 실리콘막(12) 상에 산화막 계열의 물질로 이루어진 하드 마스크(13)를 증착한다. 예컨대, LP-TEOS(Low Pressure-Tetra Ethyle Ortho Silicate)로 이루어진 하드 마스크(13)를 증착한다.
이어서, 하드 마스크(13) 상에 반사방지막(ARC; Anti Reflective Coating)으로 SiON막(14)을 증착한다.
이어서, SiON막(14) 상에 포토레지스트(Photoresist)를 도포한 후, 노멀(normal) 마스크를 이용한 노광 및 현상공정을 실시하여 소정의 포토레지스트 패턴(미도시)을 형성한다.
이어서, 포토레지스트 패턴을 이용한 식각공정을 실시하여 SiON막(14), 하드 마스크(13), 폴리 실리콘막(12) 및 게이트 산화막(11)을 차례로 식각한다. 이로써, 기판(10) 상에는 게이트 산화막(11), 폴리 실리콘막(12), 하드 마스크(13) 및 SiON막(14)이 적층된 구조의 게이트 구조물이 형성된다.
이어서, 게이트 구조물을 덮도록 기판(10) 상에 포토레지스트(Photoresist, 15)를 도포한다. 그런 다음, 리버스(reverse) 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(15)을 형성한다. 이때, 포토레지스트 패턴(15)은 특정 사이즈 이상의 넓은 패턴의 상부는 오픈시키는 구조로 형성한다. 따라서, 도면상 좌측의 좁은 사이즈를 갖는 게이트 구조물 상부 전체에는 포토레지스트(15)로 덮혀 있고, 우측의 넓은 사이즈를 갖는 게이트 구조물 상부에는 포토레지스트(15)가 일 부분만을 덮고 있다.
이어서, 도 1b에 도시된 바와 같이, 건식식각공정을 실시하여 포토레지스트 패턴(15)을 일정 두께 제거하고, 포토레지스트 패턴(15)의 제거로 인해 노출된 SiON막(14)을 제거하기 위한 건식식각공정(16)을 실시하여 SiON막(14)을 식각한다.
여기서, 보통 SiON막(14)을 식각할 때에는 불소(F) 가스를 이용하는데, 이러한 건식식각공정(16)시에는 과도 식각(over-etch)이 발생되어 기판(10) 표면을 덮고 있던 포토레지스트 패턴(15)이 제거되면서 기판(10)에 데미지(damage, 'A' 부위 참조)를 입히는 문제가 발생한다.
이어서, 도 1c에 도시된 바와 같이, BOE(Buffered Oxide Etchant)를 이용한 습식식각공정을 실시하여 산화막 계열의 하드 마스크(13, 도 1b 참조)를 제거한다. 이로써, 기판(10) 상에는 CMOS 이미지 센서의 트랜지스터를 구성하는 게이트 전극(17)이 형성된다.
여기서, 하드 마스크(13)를 제거하는 이유는, 폴리 실리콘막(12) 상부에 실리사이드(silicide)를 형성하여 게이트의 컨택 저항을 감소시키기 위함이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, CMOS 이미지 센서의 게이트 전극 형성시 기판의 데미지를 방지할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 게이트 절연막, 게이트 도전막, 하드 마스크 및 반사방지막을 차례로 형성하는 단계와, 상기 반사방지막, 상기 하드 마스크, 상기 게이트 도전막 및 상기 게이트 절연막을 차례로 식각하여 복수의 게이트 구조물을 형성하는 단계와, 리버스 마스크를 이용한 포토 공정을 실시하여 상기 게이트 구조물을 포함한 전체 구조 상부에 포토레지스트 패턴을 형성하는 단계와, 건식식각공정을 실시하여 상기 기판이 노출되지 않도록 상기 포토레지스트 패턴을 일정 두께 제거하는 단계와, 습식식각공정을 실시하여 상기 반사방지막을 제거하는 동시에 상기 하드 마스크를 제거하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법을 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 게이트 절연막, 게이트 도전막, 하드 마스크 및 반사방지막을 차례로 형성하는 단계와, 브레이크쓰루 공정을 실시하여 상기 반사방지막을 미리 제거하는 단계와, 상기 하드 마스크, 상기 게이트 도전막 및 상기 게이트 절연막을 차례로 식각하여 복수의 게이트 구조물을 형성하는 단계와, 리버스 마스크를 이용한 포토 공정을 실시하여 상기 게이트 구조물을 포함한 전체 구조 상부에 포토레지스트 패턴을 형성하는 단계와, 건식식각공정을 실시하여 상기 기판이 노출되지 않도록 상기 포토레지스트 패턴을 일정 두께 제거하는 단계와, 습식식각공정을 실시하여 상기 하드 마스크를 제거하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 2a 및 도 2b는 본 발명의 실시예1에 따른 CMOS 이미지 센서의 게이트 전극 형성방법을 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 산화공정을 실시하여 기판(20) 상에 게이트 산화막(21)을 형성한다. 여기서, 산화공정은 수증기와 같은 산화기체 내에서 실리콘 기판(20)을 대략 900 내지 1000℃의 온도에서 가열하는 습식산화방식으로 실시하거나, 순수한 산소를 산화기체로 사용하여 약 1200℃의 온도에서 가열하는 건식산화방식으로 실시한다.
이어서, 게이트 산화막(21) 상에 게이트 도전막으로 폴리 실리콘막(22)을 증착한다. 여기서, 폴리 실리콘막(22)은 도프트(doped) 또는 언도프트(undoped) 실리콘막으로 형성한다. 예컨대, 언도프트 실리콘막의 경우에는 SiH4를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다. 한편, 도프트 실리콘막의 경우에는 SiH4에 PH3, PCl5, BCl3 또는 B2H6를 혼합시킨 기체를 이용하여 LPCVD 방식으로 증착한다.
이어서, 폴리 실리콘막(22) 상에 산화막 계열의 물질로 이루어진 하드 마스크(23)를 증착한다. 예컨대, LP-TEOS(Low Pressure-Tetra Ethyle Ortho Silicate)로 이루어진 하드 마스크(23)를 증착한다.
이어서, 하드 마스크(23) 상에 반사방지막(ARC)으로 SiON막(24)을 증착한다.
이어서, SiON막(24) 상에 포토레지스트(Photoresist)를 도포한 후, 노멀(normal) 마스크를 이용한 노광 및 현상공정을 실시하여 소정의 포토레지스트 패턴(미도시)을 형성한다. 여기서, 포토레지스트 패턴은 게이트 전극을 정의하기 위한 것으로 노멀 마스크는 게이트 전극이 형성될 영역을 덮도록 형성한다.
이어서, 포토레지스트 패턴을 이용한 건식식각공정을 실시하여 SiON막(24), 하드 마스크(23), 폴리 실리콘막(22) 및 게이트 산화막(21)을 차례로 식각한다. 이로써, 기판(20) 상에는 게이트 산화막(21), 폴리 실리콘막(22), 하드 마스크(23) 및 SiON막(24)이 적층된 구조의 게이트 구조물이 복수개 형성된다.
이어서, 게이트 구조물을 덮도록 기판(20) 상에 포토레지스트(Photoresist, 25)를 도포한다.
이어서, 리버스(reverse) 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(25)을 형성한다. 여기서, 리버스 마스크란 통상적으로 쓰이는 리 버스 마스크로 게이트 구조물 형성을 위해 사용되는 노멀 마스크과 반대 영역을 오픈시키는 구조를 갖는다.
이때, 포토레지스트 패턴(25)은 특정 사이즈 이상의 넓은 패턴 사이즈를 갖는 게이트 구조물의 상부는 일부 오픈시키는 구조로 형성한다. 예컨대, 포토레지스트 패턴(25)은 복수의 게이트 구조물 중 적어도 0.4㎛ 이상의 패턴 사이즈를 갖는 게이트 구조물 상부는 일부 오픈시키는 구조로 형성한다. 바람직하게는, 포토레지스트 패턴(25)은 적어도 0.4㎛ 이상의 패턴 사이즈를 갖는 게이트 구조물 상부에서 게이트 구조물의 양측단으로부터 0.15㎛만큼 중첩되도록 형성한다.
따라서, 도면상 좌측의 좁은 사이즈를 갖는 게이트 구조물 상부 전체는 포토레지스트(25)로 덮혀 있고, 우측의 넓은 사이즈를 갖는 게이트 구조물 상부에는 포토레지스트(25)가 일부분만을 덮고 있다.
이와 같이, 넓은 패턴 사이즈를 갖는 게이트 구조물 상부의 일부를 미리 오픈시킴에 따라 후속 습식식각공정시 넓은 패턴 사이즈를 갖는 SiON막(24)을 쉽게 제거할 수 있게 된다.
이어서, 도 2b에 도시된 바와 같이, 건식식각공정을 실시하여 기판(20)이 노출되지 않도록 포토레지스트 패턴(25)을 일정 두께 제거한다.
이어서, BOE 용액을 이용한 습식식각공정(26)을 실시하여 포토레지스트 패턴(25)의 제거로 인해 노출된 SiON막(24, 도 2a 참조)을 제거하면서 산화막 계열의 하드 마스크(23, 도 2a 참조)를 제거한다. 이로써, 기판(20) 상에는 CMOS 이미지 센서의 트랜지스터를 구성하는 게이트 전극(27)이 형성된다.
이때, 습식식각공정(26)은 SiON막(24) 뿐만 아니라 하드 마스크(23)가 완전히 제거될 때까지 공정시간을 증가시켜 진행한다. 특히, SiON막(24)은 그 두께가 200~300Å으로 얇아 BOE 용액을 이용해 식각하는데 문제가 되지 않는다. 이를 통해, 기존에 도 1b에서와 같이 건식식각공정을 통해 SiON막(14)을 제거할 때 기판(10)을 덮는 포토레지스트(15)가 과도 식각되어 기판(10)이 데미지를 입는 것을 방지할 수 있다.
여기서, 하드 마스크(23)를 제거하는 이유는, 폴리 실리콘막(22) 상부에 실리사이드(silicide)를 형성하여 게이트 전극의 컨택 저항을 감소시키기 위함이다. 특히, 비메모리 소자 영역에서는 폴리 실리콘막(22)의 저항이 소자 특성을 좌우하는 중요한 요인이 되기 때문이다.
실시예2
도 3a 내지 도 3c는 본 발명의 실시예2에 따른 CMOS 이미지 센서의 게이트 전극 형성방법을 도시한 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 산화공정을 실시하여 기판(30) 상에 게이트 산화막(31)을 형성한다. 여기서, 산화공정은 도 2a에서와 동일한 방법을 이용한다.
이어서, 게이트 산화막(31) 상에 게이트 도전막으로 폴리 실리콘막(32)을 증착한다. 여기서, 폴리 실리콘막(32)은 도 2a에서와 같이 도프트(doped) 또는 언도프트(undoped) 실리콘막으로 형성한다.
이어서, 폴리 실리콘막(32) 상에 산화막 계열의 물질로 이루어진 하드 마스 크(33)를 증착한다. 예컨대, LP-TEOS(Low Pressure-Tetra Ethyle Ortho Silicate)로 이루어진 하드 마스크(33)를 증착한다.
이어서, 하드 마스크(33) 상에 반사방지막(ARC)으로 SiON막(40)을 증착한다. SiON막(40)은 200~300Å의 두께로 형성하는 것이 바람직하다.
이어서, SiON막(40) 상에 포토레지스트(Photoresist)를 도포한 후, 노멀 마스크를 이용한 노광 및 현상공정을 실시하여 소정의 포토레지스트 패턴(50)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 포토레지스트 패턴(50)을 마스크로 SiON막(40)과 하드 마스크(33)를 차례로 식각하고 포토레지스트 패턴(50)을 제거한다.
이어서, 도 3c에 도시된 바와 같이 브레이크쓰루(Break-Through) 공정을 실시하여 SiON막(40)을 미리 제거한다. 브레이크쓰루 공정이란 통상적으로 게이트 전극용 폴리 실리콘막(32) 상에 형성되는 자연산화막을 제거하기 위해 게이트 전극 형성을 위한 건식식각공정 전에 미리 실시하는 공정이다.
여기서는, 이러한 브레이크쓰루 공정을 기존보다 과도하게 진행하여 자연산화막과 함께 SiON막(40)을 제거한다. 특히, 브레이크쓰루 공정은 불소(Fluorine)를 이용한 건식식각공정을 실시한다. 또한, 브레이크쓰루 공정시에는 식각 시간을 조절하여 하드 마스크(33)의 CD(Critical Dimension)를 미리 조절할 수 있다.
이처럼, 브레이크쓰루 공정을 통해 SiON막(40)을 미리 제거함으로써, 기존에 도 1b에서와 같이 건식식각공정을 통해 SiON막(40)을 제거할 때 기판(10)을 덮는 포토레지스트(15)가 과도 식각되어 기판(10)이 데미지를 입는 것을 방지할 수 있다.
이어서, 도 3d에 도시된 바와 같이, 식각된 하드 마스크(33)를 이용하여 건식식각공정을 실시하여 폴리 실리콘막(32) 및 게이트 산화막(31)을 차례로 식각한다. 이로써, 기판(30) 상에는 게이트 산화막(31), 폴리 실리콘막(32) 및 하드 마스크(33)가 적층된 구조의 게이트 구조물이 복수 개 형성된다.
이어서, 도 3e에 도시된 바와 같이, 게이트 구조물을 덮도록 기판(30) 상에 포토레지스트(Photoresist, 35)를 도포한다.
삭제
삭제
이어서, 도 2a에서와 같은 리버스(reverse) 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(35)을 형성한다.
이때, 포토레지스트 패턴(35)은 특정 사이즈 이상의 넓은 패턴 사이즈를 갖는 게이트 구조물의 상부는 일부 오픈시키는 구조로 형성한다. 예컨대, 포토레지스트 패턴(35)은 복수의 게이트 구조물 중 적어도 0.4㎛ 이상의 패턴 사이즈를 갖는 게이트 구조물 상부는 일부 오픈시키는 구조로 형성한다. 바람직하게는, 포토레지스트 패턴(35)은 적어도 0.4㎛ 이상의 패턴 사이즈를 갖는 게이트 구조물 상부에서 게이트 구조물의 양측단으로부터 0.15㎛만큼 중첩되도록 형성한다.
따라서, 도면상 좌측의 좁은 사이즈를 갖는 게이트 구조물 상부 전체는 포토레지스트(35)로 덮혀 있고, 우측의 넓은 사이즈를 갖는 게이트 구조물 상부에는 포토레지스트(35)가 일부분만을 덮고 있다.
이어서, 도 3f에 도시된 바와 같이, 건식식각공정을 실시하여 기판(30)이 노출되지 않도록 포토레지스트 패턴(35)을 일정 두께 제거한다. 그런 다음, BOE 용액을 이용한 습식식각공정(36)을 실시하여 포토레지스트 패턴(35)의 제거로 인해 노출된 산화막 계열의 하드 마스크(33, 도 3b 참조)를 제거한다. 이로써, 기판(30) 상에는 CMOS 이미지 센서의 트랜지스터를 구성하는 게이트 전극(37)이 형성된다.
여기서, 하드 마스크(33)를 제거하는 이유는, 폴리 실리콘막(32) 상부에 실리사이드(silicide)를 형성하여 게이트 전극의 컨택 저항을 감소시키기 위함이다. 특히, 비메모리 소자 영역에서는 폴리 실리콘막(32)의 저항이 소자 특성을 좌우하는 중요한 요인이 되기 때문이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 습식식각공정을 통해 게이트 전극 상부의 하드 마스크 및 SiON막을 동시에 제거함으로써, SiON막을 식각하기 위한 건식식각공정을 생략하여 기존에 건식식각공정을 통해 SiON막을 제거할 때 기판을 덮는 포토레지스트가 과도 식각되어 기판이 데미지를 입는 것을 방지할 수 있다.
또한, 본 발명에 의하면, 브레이크쓰루 공정을 통해 게이트 전극 형성을 위한 식각 전에 SiON막을 미리 제거함으로써, 기판의 데미지를 방지할 수 있다.
뿐만 아니라, 브레이크쓰루 공정의 식각 시간을 조절하여 하드 마스크의 CD(Critical Dimension)를 미리 조절함으로써 하드 마스크 식각에서 발생하는 고립 패턴(Isolated Pattern)과 덴스 패턴(Dense Pattern) 간의 CD 차이를 보상할 수 있 다.

Claims (15)

  1. 기판 상에 게이트 절연막, 게이트 도전막, 하드 마스크 및 반사방지막을 차례로 형성하는 단계;
    상기 반사방지막, 상기 하드 마스크, 상기 게이트 도전막 및 상기 게이트 절연막을 차례로 식각하여 복수의 게이트 구조물을 형성하는 단계;
    리버스 마스크를 이용한 포토 공정을 실시하여 상기 게이트 구조물을 포함한 전체 구조 상부에 포토레지스트 패턴을 형성하는 단계;
    건식식각공정을 실시하여 상기 기판이 노출되지 않도록 상기 포토레지스트 패턴을 일정 두께 제거하는 단계; 및
    습식식각공정을 실시하여 상기 반사방지막을 제거하는 동시에 상기 하드 마스크를 제거하는 단계
    를 포함하는 반도체 소자의 게이트 전극 형성방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 패턴은 상기 복수의 게이트 구조물 중 적어도 0.4㎛ 이상의 패턴 사이즈를 갖는 게이트 구조물 상부는 일부 오픈시키는 구조로 형성하는 반도체 소자의 게이트 전극 형성방법.
  3. 제 2 항에 있어서,
    상기 포토레지스트 패턴은 상기 복수의 게이트 구조물 중 적어도 0.4㎛ 이상의 패턴 사이즈를 갖는 게이트 구조물 상부에서 상기 게이트 구조물의 양측단으로부터 0.15㎛만큼 중첩되도록 형성하는 반도체 소자의 게이트 전극 형성방법.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 반사방지막은 SiON으로 형성하는 반도체 소자의 게이트 전극 형성방법.
  5. 제 4 항에 있어서,
    상기 반사방지막은 200~300Å의 두께로 형성하는 반도체 소자의 게이트 전극 형성방법.
  6. 제 4 항에 있어서,
    상기 하드 마스크는 산화막 계열의 물질로 형성하는 반도체 소자의 게이트 전극 형성방법.
  7. 제 6 항에 있어서,
    상기 습식식각공정은 BOE 용액을 이용하는 반도체 소자의 게이트 전극 형성방법.
  8. 기판 상에 게이트 절연막, 게이트 도전막, 하드 마스크 및 반사방지막을 차례로 형성하는 단계;
    상기 반사방지막 상에 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴을 마스크로 상기 반사방지막을 상기 하드 마스크와 함께 식각하여 패턴을 형성한 후에, 브레이크쓰루 공정을 실시하여 상기 반사방지막을 제거하는 단계;
    상기 하드 마스크, 상기 게이트 도전막 및 상기 게이트 절연막을 차례로 식각하여 복수의 게이트 구조물을 형성하는 단계;
    리버스 마스크를 이용한 포토 공정을 실시하여 상기 게이트 구조물을 포함한 전체 구조 상부에 포토레지스트 패턴을 형성하는 단계;
    건식식각공정을 실시하여 상기 기판이 노출되지 않도록 상기 포토레지스트 패턴을 일정 두께 제거하는 단계; 및
    습식식각공정을 실시하여 상기 하드 마스크를 제거하는 단계
    를 포함하는 반도체 소자의 게이트 전극 형성방법.
  9. 제 8 항에 있어서,
    상기 포토레지스트 패턴은 상기 복수의 게이트 구조물 중 적어도 0.4㎛ 이상의 패턴 사이즈를 갖는 게이트 구조물 상부는 일부 오픈시키는 구조로 형성하는 반도체 소자의 게이트 전극 형성방법.
  10. 제 9 항에 있어서,
    상기 포토레지스트 패턴은 상기 복수의 게이트 구조물 중 적어도 0.4㎛ 이상의 패턴 사이즈를 갖는 게이트 구조물 상부에서 상기 게이트 구조물의 양측단으로부터 0.15㎛만큼 중첩되도록 형성하는 반도체 소자의 게이트 전극 형성방법.
  11. 제 8 항 내지 제 10 항 중 어느 하나의 항에 있어서,
    상기 반사방지막은 SiON으로 형성하는 반도체 소자의 게이트 전극 형성방법.
  12. 제 11 항에 있어서,
    상기 반사방지막은 200~300Å의 두께로 형성하는 반도체 소자의 게이트 전극 형성방법.
  13. 제 11 항에 있어서,
    상기 브레이크쓰루 공정은 불소 가스를 이용한 건식식각공정을 실시하는 반도체 소자의 게이트 전극 형성방법.
  14. 제 11 항에 있어서,
    상기 하드 마스크는 산화막 계열의 물질로 형성하는 반도체 소자의 게이트 전극 형성방법.
  15. 제 14 항에 있어서,
    상기 습식식각공정은 BOE 용액을 이용하는 반도체 소자의 게이트 전극 형성방법.
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