KR20050072316A - 반도체 장치의 게이트 패턴 형성 방법 - Google Patents

반도체 장치의 게이트 패턴 형성 방법 Download PDF

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Abstract

폴리실리콘으로 이루어지는 게이트 패턴 형성 방법이 개시되어 있다. 식각 챔버 내에 불소를 포함하는 가스 및 폴리실리콘막 식각용 가스를 제공하여 폴리실리콘막의 측면에 보호용 폴리머를 생성하면서 상기 폴리실리콘막을 부분적으로(partially) 1차 식각한다. 상기 식각 챔버 내에 남아있는 불소 라디컬을 식각 챔버 외부로 펌핑한다. 이어서, 상기 식각 챔버 내에 폴리실리콘막 식각용 가스를 제공하여 상기 게이트 산화막이 노출되도록 상기 폴리실리콘막을 2차 식각한다. 상기 공정에 의하면 패턴 형성시에 하부막의 피팅 불량 등을 최소화할 수 있다.

Description

반도체 장치의 게이트 패턴 형성 방법{Method of forming gate pattern in semiconductor device}
본 발명은 반도체 장치에서 게이트 패턴 형성 방법에 관한 것이다. 보다 상세하게는, 폴리실리콘으로 이루어지는 게이트 패턴 형성 방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서, 대량의 정보를 보다 빠르게 처리하게 위해 고집적화된 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치는 고속으로 동작할 것이 요구되고 있으며, 이를 위해 다양한 기술들이 개발되고 있다.
특히, 초고속을 지향하는 씽크 에스램(Sync SRAM) 장치의 경우, 회로 선폭이 축소됨에 따라, 게이트 패턴 선폭의 미세한 차이가 발생하더라도 동작 스피드의 재현성이 현저하게 낮아진다. 또한, 저전압에서도 고속으로 동작할 수 있도록 하기 위하여 게이트 산화막의 두께가 더욱 낮아지고 있다. 따라서, 게이트 패턴의 선폭이 전 영역에서 균일하게 형성되면서 하부막 또는 기판의 손상을 최소화할 수 있는 게이트 패터닝 기술이 요구되고 있다.
상기와 같이 회로 선폭을 컨트롤하면서 폴리실리콘막을 식각하는 방법의 일 예로는, 메인 식각 가스에 여러 가스를 혼합하여 공급함으로서 웨이퍼에서 폴리실리콘막이 식각되는 부위의 측벽에 보호막을 형성시키는 방법이 대한민국 특허 1997-77307호에 개시되어 있다. 상기 방법에 의하면, 폴리실리콘 패턴의 선폭을 컨트롤하면서 식각 공정을 수행할 수 있지만, 상기 보호막을 형성시키기 위하여 제공되는 가스로 인하여 식각 엔드 포인트를 정확히 확인하기가 매우 어렵다.
상기 식각 엔드 포인트를 정상적으로 확인하지 못하는 경우, 상기 폴리실리콘막이 언에치되거나 또는 오버에치된다. 상기 폴리실리콘이 언에치되는 경우에는 이웃하는 패턴들 간이 서로 브릿지되는 불량이 발생하고, 반대로 상기 폴리실리콘이 오버 에치되는 경우 상기 폴리실리콘 하부에 형성된 막 및 반도체 기판이 패이는 움푹 패이는 피팅 불량이 발생한다.
따라서, 본 발명의 목적은 균일한 선폭을 가지면서 공정 불량이 감소되는 게이트 패턴 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은, 게이트 산화막, 게이트 전극용 폴리실리콘막 및 반사 방지막 패턴이 순차적으로 적층되어 있는 반도체 기판을 식각 챔버 내에 로딩한다. 상기 식각 챔버 내에 불소를 포함하는 가스 및 폴리실리콘막 식각용 가스를 제공하여 폴리실리콘막의 측면에 보호용 폴리머를 생성하면서 상기 폴리실리콘막을 부분적으로(partially) 1차 식각한다. 상기 식각 챔버 내에 남아있는 불소 라디컬을 식각 챔버 외부로 펌핑한다. 이어서, 상기 식각 챔버 내에 폴리실리콘막 식각용 가스를 제공하여 상기 게이트 산화막이 노출되도록 상기 폴리실리콘막을 2차 식각한다.
상기 공정에 의하면, 폴리실리콘막 식각 공정 시의 식각 엔드 포인트 측정을 방해하는 잔류 불소 라디컬을 제거함으로서, 하부의 게이트 산화막이 노출되는 식각 엔드 포인트를 정확히 측정할 수 있다. 이로 인해, 오버 에치에 의한 하부막과 기판 손상 및 언에치에 의한 브릿지 불량을 최소화하면서 게이트 패턴을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 일실시예에 따른 게이트 식각 공정 플로우를 나타내는 순서도이다. 도 2a 내지 도 2d는 게이트 식각 공정 시에 챔버 내에서의 반도체 기판 상의 막의 식각 상태를 확대 도시한 것들이다. 이하에서는 도 1, 도 2a 내지 도 2d를 참조로 설명한다.
도 2a를 참조하면, 게이트 패턴으로 형성되기 위한 막들이 적층되어 있는 반도체 기판(10)을 식각 챔버(100) 내로 로딩한다.(S10) 구체적으로, 상기 반도체 기판(10) 상에는 게이트 산화막(12), 게이트 전극용 폴리실리콘막(14) 및 반사 방지막 패턴(16)이 순차적으로 적층되어 있다. 상기 게이트 산화막(12)은 100Å이하의 얇은 두께로 형성되어 있다. 상기 반사 방지막 패턴(16)은 실리콘 산화 질화물 또는 실리콘 질화물로 형성되어있다. 상기 반사 방지막 패턴(16)은 상기 폴리실리콘막(14)을 식각하기 위한 하드 마스크막으로 제공된다.
이어서, 상기 폴리실리콘막(14) 상에 생성되어 있는 자연 산화막(미도시)을 제거한다.(S12) 상기 자연 산화막 제거 공정시에 상기 폴리실리콘막(14) 상부면이 일부 식각되고 상기 반사 방지막 패턴(16) 두께도 낮아진다. 상기 자연 산화막 제거 공정에 의해, 상기 반사 방지막 패턴(16)의 두께를 조절할 수 있다.
도 1b를 참조하면, 상기 식각 챔버(100) 내에 불소를 포함하는 가스 및 폴리실리콘막 식각용 가스를 제공하여, 상기 폴리실리콘막(14)을 부분적으로 1차 식각한다.(S14)
구체적으로, 상기 1차 식각 공정 조건에 맞추어 불소를 포함하는 가스 및 폴리실리콘막 식각용 가스를 제공하고, 식각 챔버 내 압력을 조절하는 제1 안정화 공정을 수행한다. 상기 안정화 공정은, 식각 공정과 연속적으로 진행되는 후속의 식각 공정에서 각 공정 조건들이 변경될 때에, 상기 식각 챔버 내를 후속으로 진행되는 공정 조건들로 변경하는 공정이다. 상기 제1 안정화 공정 시에는 식각이 이루어지지 않으므로 R.F파워는 오프(OFF)상태이다. 이어서, 상기 제1 안정화 공정이 일정 시간 수행된 이 후 상기의 압력 및 가스 조건 하에서 R.F 파워를 온(ON)시켜 상기 폴리실리콘막(14)을 부분적으로 식각한다.
상기 불소를 포함하는 가스는 상기 식각 공정 시에 폴리머(Polymer)를 발생시켜 식각되는 폴리실리콘막의 측면에 보호막(side passivation)을 생성시킨다. 상기 식각 중에 생성되는 측면 보호막에 의해 이 후 형성되는 패턴의 선폭을 콘트롤할 수 있다. 상기 불소를 포함하는 가스의 일 예로는 CF4 가스를 들 수 있다. 그리고, 상기 폴리실리콘막 식각용 가스는 HBr 및 HeO2를 포함한다.
상기 1차 식각 공정은 상기 폴리실리콘막(14) 아래의 게이트 산화막(12)이 노출되지 않도록 일정 깊이로 식각이 이루어진다. 때문에, 상기 폴리실리콘막(14)은 하부의 게이트 산화막(12)과의 식각 선택비를 고려하지 않아도 되며, 상기 폴리실리콘막(14)의 식각 속도가 빠른 조건으로 조절하여 공정을 진행한다.
도 1c를 참조하면, 상기 식각 챔버(100) 내에 남아있는 불소 라디컬(Fluorine radical)을 식각 챔버 외부로 펌핑한다.(S16) 상기 잔류 불소 라디칼을 외부로 펌핑하기 위해, 식각 장치에 구비되는 배기용 쓰로틀 밸브(Throttle valve)를 완전히 오픈한다.
상기 불소 라디칼은 게이트 산화막(12)을 식각하는 식각 기체이기 때문에, 상기 1차 식각 공정이 완료된 이 후에도 불소 라디칼이 잔류하는 경우에는, 이 후의 폴리실리콘 식각 공정 시에 하부의 게이트 산화막(12)까지 식각된다. 또한, 그 아래의 반도체 기판(10)까지 어택(attack)을 가하여 피팅 등의 불량이 발생될 수 있다. 더구나, 이 후 식각 공정 시의 식각 엔드 포인트(etch endpoint)의 정확한 측정을 방해한다. 때문에, 상기 펌핑 공정을 수행하여 잔류 불소 라디칼을 제거함으로서, 이후의 식각 공정의 영향성을 최소화할 수 있다.
도 1d를 참조하면, 상기 식각 챔버(100) 내에 폴리실리콘막 식각용 가스를 제공하여 상기 게이트 산화막(12)이 노출되도록 상기 폴리실리콘막(14)을 2차 식각한다.(S18)
구체적으로, 상기 폴리실리콘막(14)의 식각 엔드 포인트를 측정할 수 있는 조건으로 압력과 식각 가스를 조절하는 제2 안정화 공정을 수행한다. 상기 식각 가스는 HBr, HeO2 및 Cl2로 이루어지는 혼합 가스이다. 상기 제2 안정화 공정 단계에서는 식각이 이루어지지 않으므로 R.F파워는 오프(OFF)상태이다. 이어서, 상기 압력 및 가스 조건 하에서 R.F 파워가 온(ON)시켜 하부의 게이트 산화막(12)이 노출되도록 상기 폴리실리콘막(14)을 2차 식각한다. 상기 2차 식각 공정은 식각 챔버 내의 식각 물질의 고유 파장을 검출하여 식각 중에 게이트 산화막(12)이 노출되는 포인트를 측정하는 엔드 포인트 측정 공정도 함께 수행한다.
상기 2차 식각 공정은 상기 하부 게이트 산화막(12)과의 식각 선택비가 높은 조건으로 상기 폴리실리콘막(14)을 식각하도록 수행하는 것이 바람직하다. 만일 상기 폴리실리콘막(14)과 게이트 산화막(12)간의 식각 선택비가 작은 경우, 상기 폴리실리콘막 식각시에 얇은 게이트 산화막(12)이 식각되기 쉽고, 이어서 하부 반도체 기판(10)까지 손상될 수 있다. 때문에, 상기 식각 공정 시에 노출되는 게이트 산화막(12)의 식각을 최소화하여야 한다.
이어서, 상기 폴리실리콘막을 2차 식각한 이 후 최종적으로 게이트 산화막(12)과의 선택비가 높은 조건으로 폴리레지듀를 제거한다.
상기 설명한 방법에 의하면, 폴리실리콘을 이루어지는 게이트 패턴을 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, 게이트 산화막 및 하부 반도체 기판의 손상이 최소화되고, 미세한 선폭으로 조절할 수 있으며, 공정 시간을 단축시키면서 폴리실리콘을 이루어지는 게이트 패턴을 형성할 수 있다. 특히, 게이트 산화막의 두께가 낮고, 게이트 패턴 선폭이 동작 스피드 특성을 좌우하는 초고속 씽크 에스램 장치에 유용하게 적용할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 게이트 식각 공정 플로우를 나타내는 순서도이다.
도 2a 내지 도 2d는 게이트 식각 공정 시에 챔버 내에서의 반도체 기판 상의 막의 식각 상태를 확대 도시한 것들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 게이트 산화막
14 : 폴리실리콘막 16 : 반사 방지막 패턴
100 : 챔버

Claims (7)

  1. 게이트 산화막, 게이트 전극용 폴리실리콘막 및 반사 방지막 패턴이 순차적으로 적층되어 있는 반도체 기판을 식각 챔버 내에 로딩하는 단계;
    상기 식각 챔버 내에 불소를 포함하는 가스 및 폴리실리콘막 식각용 가스를 제공하여 폴리실리콘막의 측면에 보호용 폴리머를 생성하면서 상기 폴리실리콘막을 부분적으로(partially) 1차 식각하는 단계;
    상기 식각 챔버 내에 남아있는 불소 라디컬을 식각 챔버 외부로 펌핑하는 단계; 및
    상기 식각 챔버 내에 폴리실리콘막 식각용 가스를 제공하여 상기 게이트 산화막이 노출되도록 상기 폴리실리콘막을 2차 식각하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  2. 제1항에 있어서, 상기 폴리실리콘막을 1차 식각하기 이전에, 노출된 폴리실리콘막 상부면에 형성된 자연 산화막을 제거하는 공정을 더 수행하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  3. 제1항에 있어서, 상기 폴리실리콘막을 2차 식각하는 공정은 엔드 포인트를 확인하면서 수행하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  4. 제1항에 있어서, 상기 폴리실리콘막을 2차 식각한 이 후에 최종적으로 하부 실리콘 산화막과의 선택비가 높은 조건으로 폴리레지듀를 제거하는 공정을 더 수행하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  5. 제1항에 있어서, 상기 불소를 포함하는 가스는 CF4 가스를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  6. 제1항에 있어서, 상기 1차 식각시의 폴리실리콘막 식각용 가스는 HBr 및 HeO2 가스를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  7. 제1항에 있어서, 상기 2차 식각시의 폴리실리콘막 식각용 가스는 HBr, HeO2 및 Cl2 가스를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
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KR101132722B1 (ko) * 2005-11-30 2012-04-06 매그나칩 반도체 유한회사 반도체 소자의 게이트 전극 형성방법

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