KR0186086B1 - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

Info

Publication number
KR0186086B1
KR0186086B1 KR1019950030538A KR19950030538A KR0186086B1 KR 0186086 B1 KR0186086 B1 KR 0186086B1 KR 1019950030538 A KR1019950030538 A KR 1019950030538A KR 19950030538 A KR19950030538 A KR 19950030538A KR 0186086 B1 KR0186086 B1 KR 0186086B1
Authority
KR
South Korea
Prior art keywords
polymer
film
polycrystalline silicon
oxide film
semiconductor device
Prior art date
Application number
KR1019950030538A
Other languages
English (en)
Other versions
KR970018180A (ko
Inventor
이성욱
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950030538A priority Critical patent/KR0186086B1/ko
Publication of KR970018180A publication Critical patent/KR970018180A/ko
Application granted granted Critical
Publication of KR0186086B1 publication Critical patent/KR0186086B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자 제조방법에 관한 것으로, 게이트가 구비된 반도체 기판 상에 제1다결정실리콘막과 산화막 패턴 및 제2다결정실리콘막을 순차적으로 형성하는 공정과; 감광막 패턴을 마스크로 상기 제2다결정실리콘막을 식각하는 공정과; 상기 산화막 패턴을 제거하는 공정과; 상기 산화막 패턴이 제거된 영역에 선택적으로 가스플라즈마에 의해 폴리머를 형성하는 공정과; 상기 폴리머를 마스크로 상기 제1다결정실리콘막을 식각하는 공정 및; 상기 폴리머를 제거하는 공정을 포함하여 소자 제조를 완료함으로써, 폴리머를 이용하여 다결정실리콘의 선폭을 보다 정밀하게 제어할 수 있을 뿐 아니라 이로 인해 정전용량을 증대시킬 수 있는 고신뢰성의 반도체 소자를 구현할 수 있게 된다.

Description

반도체 소자 제조방법
제1(a)도 내지 제1(f)도는 종래 기술에 따른 반도체 소자 제조방법을 도시한 공정수순도,
제2(a)도 내지 제2(g)도는 본 발명에 따른 반도체 소자 제조방법을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 열산화막
14 : 게이트 16 : LDD 산화막
18 : 제1다결정실리콘막 20 : 산화막 패턴
22 : 제2다결정실리콘막 24 : 감광막 패턴
26 : 폴리머
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 폴리머(polymer)를 이용해 다결정실리콘막의 선폭을 제어하여 디램(이하, DRAM이라 한다)의 정전용량을 증대시킨 반도체 소자 제조방법에 관한 것이다.
종래 일반적으로 사용되어 온 DRAM 셀 제조에 있어서의 정전용량 결정을 위한 패턴 형성 작업은 제1도에 도시된 공정수순도에서 알 수 있듯이 먼저, 반도체 기판(10) 상의 격리영역에 열산화막(12)을 성장시킨 후, 상기 열산화막(12)과 액티브영역의 게이트 산화막 위에 FG 다결정실리콘으로 이루어진 게이트(14)를 형성하고, 이어 상기 게이트(14)의 측면 및 상부에 LDD 산화막(16)를 형성한 뒤 상기 LDD 산화막(16)을 포함한 기판 전면에 제1다결정실리콘막(18)과 산화막 패턴(20) 및 제2다결정실리콘막(22)을 순차적으로 형성하여 제1(a)도와 같은 패턴을 형성한다.
그 다음, 제1(b)도에 도시된 바와 같이 상기 제2다결정실리콘막(22) 상에 감광막을 증착하고, 사진식각공정인 스텝퍼(stepper)를 이용한 노광 및 현상으로 감광막 패턴(24)을 형성한다.
이후, 제1(c)도에 도시된 바와 같이 상기 감광막 패턴(24)을 마스크로 그 하부의 제2 다결정실리콘막(22)을 식각하고, 이어 제1(d)도에 도시된 바와 같이 산화막 패턴(20)을 제거한다.
이어서, 제1(e)도에 도시된 바와 같이 상기 감광막 패턴(24)을 마스크로 제1 다결정실리콘막(18)을 식각하고, 제1(f)도에 도시된 바와 같이 상기 감광막 패턴(24)을 제거함으로써 공정 진행을 완료하도록 하고 있다. 즉, 제1(f)도에 도시된 패턴에 의해 DRAM의 정전용량을 결정하게 되는 것이다.
통상, 반도체 소자의 정전용량은 막의 두께와 그 구성 물질 및 막의 표면적과 관계되며, 동일 물질의 막, 동일 두께의 막질일 경우에는 표면적이 클수록 그 정전용량이 커지게 된다.
따라서, 상기 공정에서와 같이 동일 두께를 갖는 동일 물질의 막질을 이용하여 소자를 제조할 경우에는 정전용량을 크게 하기 위하여, 표면적을 크게 해주어야 한다.
그러나, 표면적을 크게 하면 막질과 막질 사이의 간격이 좁아져 스텝퍼를 이용한 작업이 어렵게 되고, 심할 경우 일정 한계를 벗어나게 되면 분해능에 문제가 발생하여 작업 불가능이 초래되는 단점이 야기되기도 하며, 동시에 소자의 집적도가 낮아지는 문제점이 발생된다.
따라서, 집적도는 똑같이 가져가면서 표면적을 크게 해주어야 하는데, 이와 같이 소자의 패턴을 형성하게 되면 막질 사이의 간격은 더욱 좁아질 수 밖에 없어 스텝퍼를 이용한 작업에 그 만큼 더 어려움이 따르게 된다. 이는 분해능이 스텝퍼 장치에 의존하므로 일정 선폭 이상으로는 막질을 형성할 수 없기 때문이다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 이루어진 것으로, 폴리머를 이용한 다결정실리콘막의 건식식각법에 의해 반도체 소자의 정전용량을 향상시킬 수 있도록 한 반도체 소자 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법은 게이트가 구비된 반도체 기판 상에 제1다결정실리콘막과 산화막 패턴 및 제2다결정실리콘막을 순차적으로 형성하는 공정과; 감광막 패턴을 마스크로 상기 제2다결정실리콘을 식각하는 공정과; 상기 산화막 패턴을 제거하는 공정과; 상기 산화막 패턴이 제거된 영역에 선택적으로 폴리머를 형성하는 공정과; 상기 폴리머를 마스크로 상기 제1다결정실리콘을 식각하는 공정 및; 상기 폴리머를 제거하는 공정을 포함하여 제조되는 것을 특징으로 한다.
상기 공정 결과, 반도체 소자의 정전용량을 향상시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 스텝퍼 장비에서 만들어진 선폭을 폴리머를 이용하여 보다 세밀하게 제어함으로써 반도체 소자의 정전용량을 증대시키는데 주안점을 둔 것으로, 이를 제2(a)도 내지 제2(g)도에 도시된 공정수순도를 참조하여 구체적으로 살펴보면 다음과 같다.
먼저, 제2(a)도에 도시된 바와 같이 반도체 기판(10) 상의 격리영역에 열산화막(12)을 성장시킨 후, 상기 열산화막(12)과 액티브영역의 게이트 산화막 위에 다결정실리콘으로 이루어진 게이트(14)를 형성하고, 상기 게이트(14)의 측면 및 상부에 LDD 산화막(16)을 형성한 뒤 상기 LDD 산화막(16)을 포함한 기판 전면에 제1다결정실리콘막(18)과 산화막 패턴(20) 및 제2다결정실리콘막(22)을 순차적으로 형성하여 제1(a)도와 같은 패턴을 형성한다.
그 다음, 제2(b)도에 도시된 바와 같이 상기 제2다결정실리콘막(22) 상에 감광막을 증착하고, 스텝퍼(stepper)를 이용한 노광 및 현상공정으로 감광막 패턴(24)을 형성한다.
이후, 제2(c)도에 도시된 바와 같이 상기 감광막 패턴(24)을 마스크로 그 하부의 제2 다결정실리콘막(22)을 식각하고, 이어 제2(d)도에 도시된 바와 같이 산화막 패턴(20)을 제거한다.
이어서, 제2(e)도에 도시된 바와 같이 상기 산화막 패턴(20) 식각시 사용되는 CF4, CHF3, Ar 가스의 플라즈마를 이용하여 산화막 패턴이 제거된 영역에 폴리머(26)를 생성한다.
이때, 상기 폴리머(26)는 압력, RF, 가스량, 유량비, 시간 등에 의해 제어되며, 시간이 길수록 생성되는 폴리머량은 많아지게 된다.
그후, 제2(f)도에 도시된 바와 같이 상기 폴리머(26)를 마스크로 그 하부의 제1 다결정실리콘막(18)을 Cl2, O2, SF6, CF4, HBr 등의 가스를 이용하여 건식식각하고, 제2(g)도에 도시된 바와 같이 상기 폴리머(26) 및 감광막 패턴(24)을 제거함으로써, 본 공정을 완료한다.
그 결과, 제2(g)도에서 알 수 있듯이 제2다결정실리콘막(22)에 비해 상대적으로 a부분 만큼 표면적이 큰 제1다결정실리콘막(18)을 형성할 수 있게 되어 그 만큼, 정전용량을 더 증대시킬 수 있게 된다. 이는 동일 막 두께 및 동일 막 물질에서는 그 표면적이 클수록 정전용량이 커지기 때문이다.
상술한 바와 같이 본 발명에 의하면, 폴리머를 이용하여 다결정실리콘의 선폭을 보다 정밀하게 제어할 수 있을 뿐 아니라 이로 인해 정전 용량을 증대시킬 수 있는 고신뢰성의 반도체 소자를 구현할 수 있게 된다.

Claims (2)

  1. 게이트가 구비된 반도체 기판 상에 제1다결정실리콘막과 산화막 패턴 및 제2 다결정실리콘막을 순차적으로 형성하는 공정과; 감광막 패턴을 마스크로 상기 제2다결정실리콘막을 식각하는 공정과; 상기 산화막 패턴을 제거하는 공정과; 상기 산화막 패턴이 제거된 영역에 선택적으로 가스플라즈마에 의해 폴리머를 형성하는 공정과; 상기 폴리머를 마스크로 상기 제1다결정실리콘막을 식각하는 공정 및; 상기 폴리머를 제거하는 공정을 포함하여 제조되는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서, 상기 가스플라즈마는 CF4, CHF3, Ar 중 선택된 어느 하나의 가스 플라즈마인 것을 특징으로 하는 반도체 소자 제조방법.
KR1019950030538A 1995-09-18 1995-09-18 반도체 소자 제조방법 KR0186086B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950030538A KR0186086B1 (ko) 1995-09-18 1995-09-18 반도체 소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950030538A KR0186086B1 (ko) 1995-09-18 1995-09-18 반도체 소자 제조방법

Publications (2)

Publication Number Publication Date
KR970018180A KR970018180A (ko) 1997-04-30
KR0186086B1 true KR0186086B1 (ko) 1999-04-15

Family

ID=19427137

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950030538A KR0186086B1 (ko) 1995-09-18 1995-09-18 반도체 소자 제조방법

Country Status (1)

Country Link
KR (1) KR0186086B1 (ko)

Also Published As

Publication number Publication date
KR970018180A (ko) 1997-04-30

Similar Documents

Publication Publication Date Title
JP2002217170A (ja) 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US20060205224A1 (en) Large-scale trimming for ultra-narrow gates
JP2004031944A (ja) 非常に幅の狭いトランジスタ・ゲート素子をフォトリソグラフィにより形成する方法
US6579809B1 (en) In-situ gate etch process for fabrication of a narrow gate transistor structure with a high-k gate dielectric
JPH11204504A (ja) シリコン層のエッチング方法
US6103137A (en) Method for etching oxide film in plasma etching system
US6066567A (en) Methods for in-situ removal of an anti-reflective coating during an oxide resistor protect etching process
KR100714287B1 (ko) 반도체 소자의 패턴 형성방법
KR20020009188A (ko) 반도체 제조에서의 식각 방법
KR100392362B1 (ko) 습식방법에 의한 실리콘의 선택적 식각 방법
KR0186086B1 (ko) 반도체 소자 제조방법
US6537906B1 (en) Methods for fabricating semiconductor devices
JP3585039B2 (ja) ホール形成方法
US20040092126A1 (en) Method for preventing reworked photoresist from collapsing
KR100450245B1 (ko) 반도체 소자의 게이트 형성방법
KR20020048616A (ko) 플래시 메모리 장치의 게이트 패턴 형성 방법
JPH07297174A (ja) 半導体装置の製造方法
KR100318272B1 (ko) 반도체 소자의 미세 패턴 형성방법
JPH0778999A (ja) 半導体装置の製造方法
JPH03278543A (ja) 電界効果トランジスタの製造方法
KR100256809B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100281549B1 (ko) 폴리실리콘막 패턴 형성방법
KR19990086491A (ko) 반도체장치의 다층막 식각방법
KR0172856B1 (ko) 미세패턴 형성방법
KR100314738B1 (ko) 반도체소자의게이트전극형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061122

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee