KR101048009B1 - 기판 처리 방법 - Google Patents

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에이이치 니시무라
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도쿄엘렉트론가부시키가이샤
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Abstract

본 발명은, 적어도, 순차적으로 적층된 처리 대상층, 중간층 및 마스크층을 포함하는 기판을 처리하는 기판 처리 방법을 제공한다. 마스크층은 중간층의 일부분이 노출되도록 구성된 개구부를 포함한다. 이 기판 처리 방법은, 증착 가스로부터 생성된 플라즈마에 의하여, 중간층의 노출부를 에칭함으로써 처리 대상층의 일부가 노출됨과 더불어, 이 개구부의 측면에 재료를 증착하는 재료 증착 단계와, 그 처리 대상층의 노출부를 에칭하는 에칭 단계를 포함한다.
처리 대상층, 중간층, 마스크층

Description

기판 처리 방법{SUBSTRATE PROCESSING METHOD}
본 발명은 기판 처리 방법에 관한 것으로, 특히 처리 대상층(process layer), 중간층 및 마스크층의 순으로 적층된 층을 하나 이상 포함하는 기판을 처리하는 기판 처리 방법에 관한 것이다.
종래의 반도체 장치용 웨이퍼로서, 불순물(TEOS(Tetra Ethyl Ortho Silicate)막 등)을 포함하며 CVD 처리 등으로 형성된 산화막, 도전막(TiN막 등), 반사방지막(BARC 막), 및 포토레지스트막의 순으로 적층된 층을, CVD 처리에 의하여 실리콘 기판상에 포함하고 있는 웨이퍼가 있다(예를 들어, 특허 문헌 1 참조). 포토레지스트막은 포토리소그래피에 의해 소정의 패턴으로 형성되어서 반사방지막 및 도전막을 에칭할 때 마스크로서 작용한다.
최근에는, 반도체 장치가 더욱 소형화되고 있기 때문에, 전술한 바와 같은 웨이퍼 상에 더 미세한 회로 패턴을 형성하기 위한 요구가 증가하고 있다. 그런 미세한 회로 패턴을 형성하기 위하여, 반도체 장치를 제조할 때 포토레지스트막에 형성된 패턴의 최소 사이즈를 작게 함으로써, 에칭시에 사용하는 막에 소형 개구부(비아홀 또는 트렌치)가 형성되도록 요구되고 있다.
[특허 문헌 1] 일본 특허공개공보 제2006-190939호
포토레지스트막에 형성된 패턴의 최소 크기는 포토리소그래피에 의하여 실행된 최소 가능 크기에 의하여 정의(define)된다. 그러나 초점 거리 등의 편차에 의하여, 포토리소그래피로 현상된 최소 가능 크기에는 한계가 있다. 예를 들면, 반도체 장치의 소형화를 위한 요구를 만족시키기 위하여 약 30nm의 처리 크기가 요구되지만, 포토리소그래피에 의하여 현상되는 최소 가능 크기는 80nm이다.
그러므로, 반도체 장치의 소형화를 위한 요구를 만족시키는 크기의 개구부(aperture)를, 에칭될 막에 형성하는 것은 종래에는 불가능했다.
발명의 개요
본 발명의 하나 이상의 실시예의 목적은, 반도체 장치를 소형화하기 위한 요구를 만족시키는 크기의 개구부를 에칭될 막에 형성할 수 있는 기판 처리 방법을 제공하는 것이다.
본 발명의 한 양태에 따르면, 본 발명은, 적어도, 순차로 적층된 처리 대상층, 중간층 및 마스크층을 포함하는, 기판을 처리하는 기판 처리 방법을 제공한다. 마스크층은 중간층의 일부분이 노출되도록 구성된 개구부를 포함한다. 이 기판 처리 방법은, 이 개구부의 측면에 재료(material)를 증착(deposit)하고, 증착 가스(deposit gas)로부터 생성된 플라즈마에 의하여 중간층의 노출부를 에칭함으로써 처리 대상층의 일부가 노출되는 재료 증착 단계와, 그 처리 대상층의 노출부를 에칭하는 에칭 단계를 포함한다.
본 발명의 다른 양태에 따르면, 본 발명은, 기저층(base layer), 처리 대상층, 제1 중간층 및 제1 마스크층의 순으로 적층된 층을 하나 이상 포함하며, 제1 마스크층은 제1 중간층의 일부분이 노출되도록 구성된 제1 개구부를 포함하는 기판을 처리하는 기판 처리 방법을 제공한다. 이 기판 처리 방법은, 제1 개구부의 측면에 재료를 증착하고 증착 가스로부터 발생된 프라즈마에 의하여 제1 중간층의 노출부를 에칭함으로써 처리 대상층의 일부가 노출되는 제1 재료 증착 단계와, 처리 대상층의 노출부를 에칭함으로써 기저층의 일부분이 노출되도록 구성된 제2 개구부를 형성하는 제1 에칭 단계와, 처리 대상층 상에 적층된 제1 중간층과 제1 마스크층을 애싱(ashing)하는 애싱단계와, 제2 중간층과 제2 마스크층의 순으로 층을 적층(stacking)시키는 적층 단계로서, 제2 마스크층이, 제2 개구부 위는 제외하면서 제2 중간층의 일부분이 노출되도록 구성된 제3 개구부를 갖는 적층 단계와, 제3 개구부의 측면에 재료를 증착하고 다른 증착가스로부터 발생된 다른 플라즈마에 의하여, 노출된 제2 중간층을 에칭함으로써 처리 대상층의 다른 부분이 노출되는 제2 재료 증착 단계와, 그 처리 대상층의 상기 다른 노출부를 에칭하는 제2 에칭 단계를 구비한다.
본 발명의 또다른 양태에 따르면, 본 발명은, 적어도, 순차로 적층된 처리 대상층, 중간층 및 마스크층을 포함하며, 그 마스크층은 중간층의 일부분이 노출되도록 구성된 개구부를 포함하는, 기판을 처리하는 기판 처리 방법을 제공한다. 이 기판 처리 방법은, 처리 대상층이 노출되도록 중간층의 노출부에 두께 방향으로 이방성 에칭(anisotropic etching)을 가하는 중간층 이방성 에칭 단계와, 중간층의 폭을 좁히도록, 이방성 에칭에 의하여 노출된 중간층의 측면에 등방성 에칭(isotropic etching)을 가하여 중간층 등방성 에칭 단계와, 마스크층을 제거하는 마스크층 제거 단계와, 처리 대상층과 좁혀진 폭을 갖는 중간층의 노출부가 커버되도록 구성된 커버층을 형성하는 커버층 형성 단계와, 좁혀진 폭을 갖는 중간층만이 노출되도록 커버층을 소정량 제거하는 커버층 제거 단계와, 처리 대상층을 부분적으로 노출하도록, 노출된 중간층만을 선택적으로 제거하는 중간층 제거 단계와, 노출된 처리 대상층에 이방성 에칭을 두께 방향으로 가하는 처리 대상층 에칭 단계를 포함한다. 중간층 등방성 에칭 단계를 시작할 때 중간층 상에는 마스크층이 소정 두께 남아있다.
본 발명의 또다른 양태에 따르면, 본 발명은, 적어도, 순차적으로 적층된 처리 대상층, 제1 중간층, 제2 중간층, 제3 중간층 및 마스크층을 포함하며, 마스크층은 제3 중간층의 일부분이 노출되도록 구성된 개구부를 포함하는, 기판을 처리하는 기판 처리 방법을 제공한다. 이 기판 처리 방법은, 개구부의 측면에 재료를 증착하고 증착 가스로부터 생성된 플라즈마에 의하여 제3 중간층의 노출부를 에칭함으로써 제2 중간층의 일부분이 노출되는 재료 증착 단계와, 처리 대상층이 노출되도록 마스크층의 개구부를 통하여, 제2 중간층의 노출부 및 제1 중간층에, 두께 방향으로 이방성 에칭을 가하는 중간층 이방성 에칭 단계와, 제2 중간층의 폭을 좁히기 위하여, 이방성 에칭에 의하여 노출된 제2 중간층의 측면에 등방성 에칭을 가하는 중간층 등방성 에칭 단계와, 마스크층과 제3 중간층을 제거하는 제3 중간층 제거 단계와, 노출된 처리 대상층, 제1 중간층 및 좁혀진 폭의 제2 중간층을 커버하도록 구성된 커버층을 형성하는 커버층 형성 단계와, 좁혀진 폭의 제2 중간층만을 노출하도록 커버층을 소정량 제거하는 커버층 제거 단계와, 제1 중간층을 부분적으로 노출하도록, 노출된 제2 중간층만을 선택적으로 제거하는 제2 중간층 제거 단계와, 처리 대상층이 노출되도록, 노출된 제1 중간층에, 두께 방향으로 이방성 에칭을 가하는 제1 중간층 에칭 단계와, 커버층으로 커버된 처리 대상층이 노출되도록 커버층을 완전히 제거하는 커버층 완전 제거 단계와, 제1 중간층 에칭 단계와 커버층 제거 단계에서 노출된 처리 대상층에, 두께 방향으로 이방성 에칭을 가하는 처리 대상층 에칭 단계를 포함한다. 중간층 등방성 에칭 단계가 시작할 때 적어도 제3 중간층은 제2 중간층 상에 소정 두께 남아있다.
본 발명의 또다른 양태에 따르면, 본 발명은, 적어도, 순차로 적층된 처리 대상층, 제1 중간층, 제2 중간층, 제3 중간층 및 마스크층을 포함하며, 마스크층은 제3 중간층의 일부분이 노출되도록 구성된 개구부를 포함하는, 기판을 처리하는 기판 처리 방법을 포함한다. 이 기판 처리 방법은 마스크층 및 제3 중간층의 노출부를 커버하도록 등방성 방법으로 제1 커버층을 형성하는 제1 커버층 형성 단계와, 개구부의 측면에는 제1 커버층이 남아있게 하면서, 제3 중간층이 다시 노출되도록, 제1 커버층에, 두께 방향으로 이방성 에칭을 가하는 제1 커버층 에칭 단계와, 마스크층의 개구부를 통하여 노출된 제3 중간층, 제2 중간층 및 제1 중간층에, 두께 방향으로 이방성 에칭을 가하여 처리 대상층이 노출되고 마스크층을 제거하는 중간층 이방성 에칭 단계와, 이방성 에칭에 의하여 노출된 제2 중간층의 표면에 등방성 에칭을 가하여 제2 중간층의 폭을 좁히는 중간층 등방성 에칭 단계와, 제3 중간층을 제거하는 제3 중간층 제거 단계와, 노출된 처리 대상층, 제1 중간층, 및 좁혀진 폭을 갖는 제2 중간층을 커버하도록 제2 커버층을 형성하는 제2 커버층 형성 단계와, 좁혀진 폭을 갖는 제2 중간층만이 노출되도록 제2 커버층을 소정량 제거하는 제2 커버층 제거 단계와, 제1 중간층이 부분적으로 노출하도록, 노출된 제2 중간층만을 선택적으로 제거하는 제2 중간층 제거 단계와, 처리 대상층이 노출되도록, 노출된 제1 중간층에, 두께 방향으로 이방성 에칭을 가하는 제1 중간층 에칭 단계와, 제2 커버층으로 커버된 처리 대상층이 노출되도록 제2 커버층을 완전히 제거하는 제2 커버층 완전 제거 단계와, 제1 중간층 에칭 단계와 제2 커버층 완전 제거 단계에서 노출된 처리 대상층에, 두께 방향으로 이방성 에칭을 가하는 처리 대상층 에칭 단계를 포함한다. 중간층 등방성 에칭 단계가 시작될 때에는 제2 중간층 상에는 적어도 제3 중간층이 소정량 남아있다.
하나 이상의 실시예에 따르면, 증착 가스로부터 생성된 플라즈마에 의하여, 노출된 중간층을 에칭하여, 처리 대상층의 일부분이 노출되고 재료를 마스크층의 개구부의 측면에 증착시킨다. 그런 후, 노출된 처리 대상층을 에칭한다. 재료가 개구부의 측면 상에 증착되는 경우, 마스크층의 개구부의 폭은 좁혀진다. 결과적으로, 좁은 폭을 갖는 개구부가 처리 대상층 내에 형성될 수 있다. 예를 들어, 마스크층의 개구부의 측면에 재료를 증착시킴으로써 그 개구부는 30nm의 폭을 가지며, 30nm의 폭을 갖는 개구부가 처리 대상층 내에 형성될 수 있다. 결국, 반도체 장치의 소형화를 위한 요구를 만족시키는 크기의 개구부가 에칭막 내에 형성될 수 있다.
하나 이상의 실시예에 따르면, 증착 가스로부터 생성된 플라즈마에 의하여, 노출된 제1 중간층을 에칭시킴으로써 처리 대상층의 일부분이 노출되고, 재료를 제1 마스크층의 제1 개구부의 측면 상에 증착시킨다. 그러면, 처리 대상층의 노출된 부분이 에칭되어서, 제2 개구부가 형성된다. 처리 대상층 상에 적층된 제1 중간층 및 제1 마스크층에는 애싱을 가한다. 그런 후, 제2 중간층과, 제2 중간층의 일부분을 노출하되, 제2 개구부가 형성되지 않은 곳에 제3 개구부를 갖는 제2 마스크층을 기판상에 이 순서로 적층한다. 노출된 제2 중간층은 증착 가스로부터 생성된 플라즈마에 의하여 에칭되어서, 처리 대상층의 다른 부분이 노출된다. 동시에, 재료가 제2 마스크층 내의 제3 개구부의 측면 상에 증착된다. 그런 후, 상기 노출부를 갖는 처리 대상층이 에칭된다. 그러므로, 반도체 장치의 소형화를 위한 요구를 만족시키는 크기의 개구부를, 처리 대상층 내에 노출된 부분을 에칭함으로써 형성된 제2 개구부에 더하여, 형성할 수 있다. 결과적으로, 그 개구부는 좁은 피치로 처리 대상층 내에 형성될 수 있다.
하나 이상의 실시예에 따르면, 등방성 에칭이, 이방성 에칭에 의하여 노출된 중간층의 측면에 가해져서 중간층의 폭을 감소시킨다. 처리 대상층 및 좁혀진 폭의 중간층을 커버하는 커버층을 소정량 제거함으로써, 좁혀진 폭을 갖는 중간층만이 노출된다. 또한, 좁혀진 폭을 갖는 중간층을 선택적으로 제거함으로써, 부분적으로 처리 대상층을 노출시키는 좁은 폭을 갖는 개구부가 커버층 내에 형성된다. 따라서, 이방성 에칭이 이 개구부를 통하여 처리 대상층에 가해진다. 그러므로, 좁은 폭의 개구부가 처리 대상층 내에 형성될 수 있기 때문에, 반도체 장치의 소형화를 위한 요구를 만족시키는 크기의 개구부가 에칭막 내에 형성될 수 있다.
하나 이상의 실시예에 따르면, 이방성 에칭이, 측면 상의 재료의 증착에 의하여 좁혀진 폭을 갖는 마스크막의 개구부를 통하여, 제1 중간층에 가해진다. 결과적으로 좁은 폭을 갖는 제1 개구부가 제1 중간층에 형성된다. 또한, 등방성 에칭이, 측면이 이방성 에칭에 의하여 노출된 제2 중간층의 측면에 가해져서, 제2 중간층의 폭을 감소시킨다. 처리 대상층, 제1 중간층 및 좁혀진 폭을 갖는 제2 중간층을 커버하는 커버층을 소정량 제거함으로써, 좁혀진 폭을 갖는 제2 중간층만이 노출된다. 좁혀진 폭을 갖는 제2 중간층을 선택적으로 제거함으로써, 제1 중간층을 부분적으로 노출시키기 위해 좁은 폭을 갖는 개구부가 커버층 내에 형성된다. 그런 후, 이방성 에칭이 커버층의 개구부를 통하여 제1 중간층에 가해져서, 좁은 폭의 제2 개구부를 제1 중간층에 형성한다. 그런 후, 이방성 에칭이, 제1 및 제2 개구부를 통하여 처리 대상층에 가해진다. 그러므로, 좁은 폭을 갖는 개구부가 처리 대상층 내에 형성될 수 있고, 따라서 반도체 장치의 소형화를 위한 요구를 만족시키는 크기의 개구부가 에칭막 내에 형성될 수 있다.
하나 이상의 실시예에 따르면, 이방성 에칭이, 측면 상에 존재하는 제1 커버층에 의하여 좁혀진 폭을 갖는 마스크층의 개구부를 통하여, 제1 중간층에 가해져서, 좁혀진 폭을 갖는 제1 개구부가 제1 중간층 내에 형성된다. 또한, 등방성 에칭이, 이방성 에칭에 의하여 측면이 노출된 제2 중간층의 측면에 가해져서, 제2 중간층의 폭을 감소시킨다. 처리 대상층, 제1 중간층 및 좁혀진 폭을 갖는 제2 중간층을 커버하는 제2 커버층을 소정량 제거함으로써, 좁혀진 폭을 갖는 제2 중간층만이 노출된다. 좁혀진 폭을 갖는 제2 중간층을 선택적으로 제거함으로써, 제1 중간층을 부분적으로 노출시키기 위한 좁은 폭의 개구부가 제2 커버층 내에 형성된다. 이방성 에칭이, 제2 커버층의 개구부를 통하여, 제1 중간층에 가해져서, 좁은 폭의 제2 개구부가 제1 중간층 내에 형성된다. 그런 후, 이방성 에칭이, 제1 및 제2 개구부를 통하여 처리 대상층에 가해진다. 그러므로, 좁은 폭의 개구부가 처리 대상층 내에 형성될 수 있으며, 그에 따라서 반도체 장치의 소형화를 위한 요구를 만족시키는 크기의 개구부가 에칭막 내에 형성될 수 있다.
도 1은 본 발명의 제1 실시예의 기판 처리 방법을 실행하도록 구성된 기판 처리 시스템의 개략적 구조를 보여주는 평면도.
도 2는 도 1에서 선 II-II를 따라 취한 단면도.
도 3(A) 내지 3(G)는 도 1의 기판 처리 시스템에 의하여 실현된 기판 처리 방법의 공정도.
도 4(A) 내지 4(G)는 도 1의 기판 처리 시스템에 의하여 실현되는 기판 처리 방법의 다른 예를 보여주는 공정도.
도 5는 개구부가 플라즈마에 노출된 시간 길이와 개구부 폭 사이의 관계를 보여주는 그래프.
도 6(A) 내지 6(I)는 본 발명의 제2 실시예의 기판 처리 방법을 보여주는 공정도.
도 7(A) 내지 7(F)는 본 발명의 제3 실시예의 기판 처리 방법을 보여주는 공정도.
도 8(A) 내지 8(F)는 본 발명의 제3 실시예의 기판 처리 방법을 보여주는 공정도.
도 9(A) 내지 9(F)는 본 발명의 제4 실시예의 기판 처리 방법을 보여주는 공정도.
도 10(A) 내지 10(F)는 본 발명의 제4 실시예의 기판 처리 방법을 보여주는 공정도.
본 발명을 행하기 위한 최상의 형태
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
먼저, 본 발명의 제1 실시예의 기판 처리 방법을 실행하도록 구성된 기판 처리 시스템에 대해 설명한다. 이 기판 처리 시스템은, 기판으로서 작용하는 반도체 웨이퍼(W)(이후, 간단하게 "웨이퍼(W)" 라고함)에 플라즈마를 제공함으로써 에칭 처리 또는 애싱 처리를 가하도록 구성된 복수 공정 모듈을 포함한다.
도 1은 본 실시예의 기판 처리 방법을 실행하도록 구성된 기판 처리 시스템의 개략적 구조를 보여주는 평면도이다.
도 1에서, 기판 처리 시스템(10)은 육각 평면 형상인 이동 모듈(11), 이동 모듈(11)의 일 측에 연결된 두 개의 공정 모듈(12 및 13), 공정 모듈(12 및 13)과 각각 대향하도록 이동 모듈(11)의 다른 측에 연결된 두 개의 공정 모듈(14 및 15), 공정 모듈(13)에 인접하게 설치되었으며 이동 모듈(11)에 연결되어 있는 공정 모듈(16), 공정 모듈(15)에 인접하게 설치되어 있으며 이동 모듈(11)에 연결되어 있는 공정 모듈(17), 사각 이송 챔버로서의 로더 모듈(18; loader module), 및 이동 모듈(11)과 로더 모듈(18) 사이에 설치된 두 개의 로드-락(load-lock) 모듈(19 및 20)을 포함한다.
구부리고, 뻗고, 피봇팅(pivoting) 하는 것이 가능한 이송 아암(21)이 이동 모듈(11) 내에 설치된다. 이송 아암(21)은 공정 모듈(12 내지 17)과 로드-락 모듈(19 및 20) 사이에서 웨이퍼(W)를 이송한다.
공정 모듈(12)은 웨이퍼(W)를 유지하는 챔버를 포함한다. CHF3 가스와 같은 CF-계 증착 가스 및 HBr 가스와 같은 할로겐계 가스의 혼합 가스가 처리 가스(process gas)로서 챔버로 도입된다. 그 챔버 내에 전계를 발생시킴으로써, 도입된 처리 가스로부터 플라즈마가 생성된다. 웨이퍼(W)는 플라즈마에 의하여 에칭된다.
도 2는 도 1의 선 II-II를 따라서 얻어진 단면도이다.
도 2에서, 공정 모듈(12)은 챔버(22), 챔버(22) 내에 설치되어 있는, 웨이퍼(W)용 장착 스테이지(23), 챔버(22)의 상측에 장착 스테이지(23)와 마주하도록 설치된 샤워헤드(24), 챔버(22) 내에 있는 가스 등을 배출하는 TMP(Turbo Molecular Pump; 25), 및 챔버(22) 내의 압력을 조절하는 가변 나비형 밸브(variable butterfly valve)로서 작동하도록 챔버(22)와 TMP(25) 사이에 설치된 APC(Adaptive Pressure Control) 밸브(26)를 포함한다.
고주파 전원(27)이 매쳐(matcher; 28)를 통하여 장착 스테이지(23)에 연결되어 있다. 고주파 전원(27)은 고주파전력을 장착 스테이지(23)로 공급한다. 결과적으로, 장착 스테이지(23)는 하부 전극으로서 기능한다. 또한, 매쳐(28)는, 장착 스테이지(23)에 의하여 반사된 고주파 전력을 감소시킴으로써 장착 스테이지(23)로의 고주파 전력 공급의 효율을 최대화한다. 고주파 전원(27)으로부터 공급된 고주파 전력은 장착 스테이지(23)에 의하여 처리공간(S)으로 공급된다.
샤워헤드(24)는 디스크 형상의 하측 가스 공급기(29)와 디스크 형상의 상측 가스 공급기(30)로 형성된다. 상측 가스 공급기(30)는 하측 가스 공급기(29) 상에 겹쳐져 있다. 또한, 하측 가스 공급기(29)와 상측 가스 공급기(30)는 제1 버퍼 챔버(31) 및 제2 버퍼 챔버(32)를 각각 갖는다. 제1 버퍼 챔버(31) 및 제2 버퍼 챔버(32)는 가스 통풍구(33 및 34)를 통하여 챔버(22)와 각각 소통한다.
제1 버퍼 챔버(31)는 CHF3 가스 공급 시스템(도시되지 않음)에 연결되어 있다. CHF3 가스 공급 시스템은 제1 버퍼 챔버(31)로 CHF3 가스를 공급한다. CHF3 가스 공급 시스템으로부터 공급된 CHF3 가스는 가스 통풍구(33)를 통하여 챔버(22)로 공급된다. 제2 버퍼 챔버(32)는 HBr 가스 공급 시스템(도시되지 않음)에 연결되어 있다. HBr 가스 공급 시스템은 제2 버퍼 챔버(32)로 HBr 가스를 공급한다. HBr 가스 공급 시스템으로부터 공급된 HBr 가스는 가스 통풍구(34)를 통하여 챔버(22)로 공급된다.
고주파 전원(35)은 매쳐(36)를 통하여 샤워헤드(24)에 연결되어 있다. 고주파 전원(35)은 샤워헤드(24)에 고주파 전원을 공급한다. 결과적으로, 샤워헤드(24)는 상부 전극으로서 기능한다. 매쳐(36)는 매쳐(28)와 유사한 기능을 한다. 고주파 전원(35)으로부터 공급된 고주파 전력은 샤워헤드(24)에 의하여 처리공간(S)으로 인가된다.
이 공정 모듈(12)의 챔버 (22)내에서, 고주파 전원이, 상술한 바와 같이, 장착 스테이지(23) 및 샤워헤드(23)에 의하여 처리공간 (S)으로 인가된다. 고밀도 플라즈마가, 샤워헤드(24)에서 처리공간(S)으로 공급된 처리 가스로부터 생성되어서, 이온과 라디칼을 생성한다. 이 생성된 이온과 라디칼에 의하여 웨이퍼(W)가 에칭된다.
전자 현미경을 포함하는 끝점 검출기(endpoint detector)가 샤워헤드(24)에 설치되어서, 상술의 장착 스테이지(23) 상에 장착된 웨이퍼(W)를 관찰함으로써 웨이퍼(W)에 가해진 에칭의 끝점을 검출한다.
도 1에서의 공정 모듈(13)은 공정 모듈(12)에서 에칭을 가한 웨이퍼(W)를 유지하기 위한 챔버를 포함한다. Cl2 가스와 N2 가스의 혼합 가스가 처리 가스로서 이 챔버로 도입된다. 챔버에 전계를 발생시킴으로써, 플라즈마가, 도입된 처리 가스로부터 생성된다. 웨이퍼(W)가 이 플라즈마에 의하여 에칭된다. 공정 모듈(13)은 공정 모듈(12)과 유사한 구조를 가지며, CHF3 가스 공급 시스템과 HBr 가스 공급 시스템 대신에 Cl2 가스 공급 시스템 및 N2 가스 공급 시스템(양자 모두 도시되지 않음)을 포함한다.
공정 모듈(14)은 공정 모듈(13)에서 에칭이 가해진 웨이퍼(W)를 유지하는 챔버를 포함한다. O2 가스를 처리 가스로서 챔버로 도입한다. 챔버 내에 전계를 발생시킴으로써, 도입된 가스로부터 플라즈마가 생성된다. 애싱 처리가 생성된 플라즈마에 의하여 웨이퍼(W)에 가해진다. 공정 모듈(14)은 또한 공정 모듈(12)과 유사한 구조를 가지며, 디스크 형상의 하측 가스 공급기(29)와 디스크 형상의 상측 가스 공급기(30)로 형성된 샤워헤드(24) 대신에, 버퍼 챔버에 연결되어 있는 O2 가스 공급 시스템인, 디스크 형상의 가스 공급기로만 형성된 샤워헤드를 포함한다.
이동 모듈(11)과 공정 모듈(12 내지 17)의 내압은 감압으로 유지된다. 이동 모듈(11)과 각 공정 모듈(12 내지 17)은 진공 게이트 밸브(12a 내지 17a)를 통하여 각각 연결된다.
기판 처리 시스템(10)에서, 로더 모듈(18)의 내압은 대기압으로 유지되는 반면, 이동 모듈(11)의 내압은 진공으로 유지된다. 그러므로, 로드-락 모듈(19 및 20) 각각은, 이동 모듈(11)과 각각 연결되어 있는 진공 게이트 밸브(19a 및 20a)와 로더 모듈(19)과 각각 연결되어 있는 대기 통로 밸브(19b 및 20b)를 포함한다. 결과적으로, 로드-락 모듈(19 및 20)은, 내압을 제어할 수 있는 예비 진공 챔버로서 작용한다. 또한 로드-락 모듈(19 및 20)은, 로더 모듈(18)과 이동 모듈(11) 사이를 이송하는 웨이퍼(W)를 임시적으로 장작하기 위하여 웨이퍼 장착 스테이지(19c 및 20c)를 각각 갖는다.
로드-락 모듈(19 및 20)에 부가하여, 25개의 웨이퍼(W)를 유지하기 위하여 용기로서 FOUP(27)가 장착되어 있는 3 개의 FOUP(Front Opening Unified Pod) 장착 스테이지(38)와, FOUP(37)로부터 꺼내진 웨이퍼(W)의 위치를 미리 정렬하는 정렬기(orienter; 39)가 로더 모듈(18)에 연결되어 있다.
로드-락 모듈(19 및 20)은 로더 모듈(18)의 길이방향으로 측벽에 연결되어 있으며, FOUP 장착 스테이지(38)와 로드-락 모듈(19 및 20) 사이에 로더 모듈(18)을 배치하여 3 개의 FOUP 장착 스테이지(38)와 대향하도록 배치되어 있다.
로더 모듈(18)은 웨이퍼(W)를 이송하기 위한 스칼라형 이중 이송 아암(40) 및 웨이퍼(W)를 삽입하는 슬롯으로서 작용하도록, 각 FOUP 장착 스테이지(38)에 대 응하게 로더 모듈(18)의 측벽에 배치된 3개의 로딩-포트(41; load-port)를 포함한다. 이송 아암(40)은, 로딩-포트(41)를 통하여 FOUP 장착 스테이지(38) 상에 장착된 FOUP(37)로부터 웨이퍼(W)를 꺼내어, 그 웨이퍼(W)를 로드-락 모듈(19 및 20) 또는 정렬기(39)로 이송한다.
기판 처리 시스템(10)은 로더 모듈(18)의 길이 방향측의 일단에 제공된 작동 패널(42)을 포함한다. 작동 패널(42)은, 예를 들어, 기판 처리 시스템(10)의 각 구성 요소의 작동 상태를 표시하는 LCD(Liquid Crystal Display)로 형성된 디스플레이를 갖는다.
도 3(A)는 도 1에 도시된 기판 처리 시스템에서 플라즈마 처리가 가해진 반도체 웨이퍼의 개략적인 구조를 보여주는 단면도이다.
도 3(A)에서, 웨이퍼(W)는, 실리콘 기판(도시되지 않음) 상에 형성된 TEOS(Tetra Ethyl Ortho Silicate)막(51)(기저막), TEOS막(51) 상에 형성된 TiN막(52), TiN막(52) 상에 형성된 반사방지막(BARC막; 53)(중간층, 제1 중간층), 및 반사방지막(53) 상에 형성된 포토레지스트막(54)(마스크층, 제1 마스크층)을 포함한다.
실리콘 기판은 디스크 형상의 실리콘으로 형성된 얇은 판이다. CVD 처리 등이 실리콘 기판에 가해져서, TEOS막(51)이 실리콘 기판의 표면 상에 형성된다. 불순물을 포함하는 산화막인 TEOS막(51)은 절연막으로서 작용한다. CVD 처리, PVD 처리 등이, TEOS막(51)의 표면 상에 TiN막(52)을 형성하도록, TEOS막(51)에 행해진다. TiN막(52)은 도전막으로서 작용한다. 반사방지막(53)은, 특정 파장의 광, 예 를 들어 포토레지스트막(54)으로 방출된 ArF 엑시머 레이저광을 흡수하는 색소를 포함하는 폴리머 수지로 형성된다. 그 반사방지막(53)은 포토레지스트막(54)을 통하여 투과된 ArF 엑시머 레이저광이 TiN막(52)에 의하여 반사되어서 다시 포토레지스트막(54)에 도달하는 것을 방지한다. 이 포토레지스트막(54)은, ArF 엑시머 레이저 광이 조사될 때 알칼리 가용성(alkali soluble)으로 변화되는, 포지티브형 감광성 수지로 형성된다.
반사방지막(53)이, 웨이퍼(W) 상에 도포공정 등에 의하여 형성된 후에, 포토레지스트막(54)이 스핀코터(spin coater)(도시되지 않음)를 사용함으로써 형성된다. 또한, 포토레지스트막(54)에는, 스테퍼(도시되지 않음)에 의하여 소정 패턴의 역패턴(reverse pattern)에 상응하는 ArF 엑시머 레이저 광이 조사되고, 이에 따라서, ArF 엑시머 레이저 광이 조사된 부분의 포토레지스트막(54)이 알칼리 가용성이 된다. 그런 후, 강 알칼리 현상액을 포토레지스트막(54) 상에 증착함으로써, 알칼리 가용성이 된 부분의 포토레지스트막(54)을 제거한다. 결과적으로, 소정 패턴의 역패턴에 상응하는, 포토레지스트막(54)의 일부분이 제거된다. 그러므로, 소정패턴을 갖는 포토레지스트막(54), 예를 들어, 비아홀을 형성하기 위한 위치에 개구부(55)(제1 개구부)를 갖는 포토레지스트막(54)이 웨이퍼(W) 상에 남는다.
반도체 장치를 소형화하기 위한 요구를 만족시키기 위하여, 에칭될 막에 좁은 폭, 구체적으로 말하자면, 약 30nm의 폭(CD(Critical Dimension) 값)을 갖는 개구부(비아홀 또는 트렌치)를 형성하도록 요구되고 있다. 그러나, 포토리소그래피에 의하여 현상되는 최소 가능 크기는 80nm이며, 따라서 웨이퍼(W)를 에칭할 때 에칭될 막에 약 30nm의 폭을 갖는 개구부를 형성하는 것은 불가능하다.
요구된 폭을 갖는 개구부를 형성하는 방법을 찾기 위하여, 본 발명자들은, 다양한 실험을 통하여, CF-계 증착 가스로서 CHF3 가스로부터 발생된 플라즈마로, 노출된 반사방지막(53)을 에칭하여 TiN막(52)의 일부분을 노출시키고, 그런 후 그 발생된 플라즈마에 개구부(55)를 노출시킴으로써, 재료가 개구부(55)의 측면에 증착되고, 이것이 개구부(55)의 폭을 좁히는 것을 발견했다.
또한, 본 발명자들은, 전술의 발견으로부터, 발생된 플라즈마에 대한 개구부(55)의 노출이 길수록, 개구부(55)의 폭이 더 좁아질 것이라고 추정했다. 개구부(55)가 플라즈마에 노출되는 시간 길이를 파라미터로서 사용하여 개구부(55)의 폭을 측정함으로써, 발명자들은, 플라즈마에 대한 개구부(55)의 노출이 길수록, 개구부(55)의 폭이 소정 비율로 작아지며, 그 개구부(55)의 폭이 30nm만큼 좁아진다는 것을 발견했다. 그러므로, 발명자들은, 반사방지막(53)을 에칭한 후, 개구부(55)가 플라즈마에 노출되는 시간 길이를 조절함으로써 개구부(55)의 폭이 30nm가 되도록 조절할 수 있다는 것을 발견했다.
이하에서는, 이 실시예의 기판 처리 방법에 대하여 설명된다.
도 3(A) 내지 3(G)는, 도 1의 기판 처리 시스템에 의하여 실현되는 기판 처리 방법을 보여주는 공정도이다.
우선, TEOS막(51), 처리 대상층으로서 TiN막(52), 반사방지막(53), 및 포토레지스트막(54)이 실리콘 기판상에 이 순서로 적층되어 있으며, 이것은, 반사방지막(53)의 일부분을 노출시키는 개구부(55)가 포토레지스트막(54)에 형성되어 있는 웨이퍼(W)이다(도 3(A)). 웨이퍼(W)는 공정 모듈(12) 내의 챔버(22)로 이송되고 장착 스테이지(23) 상에 장착된다.
이어서, APC 밸브(26) 등을 사용하여, 챔버(22)의 내압을 2.6Pa(20mTorr)로 설정한다. CHF3 가스가 샤워헤드(24)의 하측 가스 공급기(29)로부터 100 내지 300sccm의 유동률, 바람직하게는 200sccm의 유동률로 챔버(22)에 공급된다. 동시에, HBr 가스가 상측 가스 공급기(30)로부터 300sccm 이하 또는 바람직하게는 100sccm의 유동률로 챔버(22)에 공급된다. 100W의 고주파 전력이 장착 스테이지(23)로 인가되며, 600W의 고주파 전력이 샤워헤드(24)로 인가된다. 이때, CHF3 가스 및 HBr 가스가 처리공간(S)으로 인가된 고주파 전력에 의하여 플라즈마로 전환되고, 따라서 이온과 라디칼이 발생된다. 이 이온과 라디칼은 포토레지스트막(54)으로 커버되지 않은 반사방지막(53)의 부분과 충돌 및 반응하고, 이 커버되지 않은 부분을 에칭한다(도 3(B)). 반사방지막(53)은, TiN막(52)이 노출될 때까지 에칭된다. 이때, 샤워헤드(24)에 설치된 끝점 검출기가, 이 커버되지 않은 반사방지막 부분의 에칭 끝점을 검출한다. 이 끝점을 검출한 후, 포토레지스트막(54)의 개구부(55)를 계속 플라즈마에 노출시킨다. 이 때, CHF3 가스는 증착 가스이기 때문에, 개구부(55)의 측면에 재료(56)가 증착되며, 이것이 개구부(55)의 폭을 좁힌다(도 3(C))(재료 증착 단계, 제1 재료 증착 단계). 100W의 고주파 전력을 장착 스테이지(23)에 공급하기 때문에, 이온 등이 스퍼터링에 의하여 웨이퍼(W)로 당겨지고, 따라서 재료는, 포토레지스트막(54)의 표면 또는 개구부(55)의 바닥 상에는 증착되지 않는다.
전술한 바와 같이, 플라즈마에 대한 개구부(55)의 노출이 길수록, 개구부(55)의 폭은 소정 비율로 더 좁아진다. 그러므로, 개구부(55)의 폭은, 플라즈마에 대한 개구부(55)의 노출시간을 제어함으로써 조절될 수 있다. 이 공정에서, 기판 처리 시스템(10)의 메모리 매체(도시되지 않음)에는, 30nm의 폭을 갖는 개구부(55)를 만드는 소정 시간에 대한 데이터를 미리 저장한다. 기판 처리 시스템(10)의 컴퓨터(도시되지 않음)가 메모리 매체로부터 소정 시간에 대한 데이터를 판독한다. 기판 처리 시스템(10)의 컴퓨터에 의해 조절된 소정 시간 동안, 발생된 플라즈마에 개구부(55)를 노출시킨다.
CHF3 가스로부터 발생된 플라즈마에 의한 에칭은 개구부(55)의 측면에 조도(roughness)를 발생시킨다. 반면에, HBr 가스로부터 발생된 플라즈마는 포토레지스트막(54)을 매끄럽게 하여 개구부의 측면에 조도가 발생하는 것을 방지한다.
다음, 웨이퍼(W)는 공정 모듈(12)의 챔버(22)에서 꺼내지고 이동 모듈(11)을 통하여 공정 모듈(13)의 챔버로 이송된다. 이 때, 웨이퍼(W)는 장착 스테이지 상에 장착된다.
그런 후, 챔버의 내압을 APC 밸브 등을 사용하여 5.3Pa(40mTorr)로 설정한다. Cl2 가스를 샤워헤드의 하측 가스 공급기로부터 챔버로 100sccm의 유동률로 공급하고 N2가스를 상측 가스 공급기로부터 챔버로 50sccm의 유동률로 공급한다. 그런 후, 150W의 고주파 전력을 장착 스테이지로 공급하고 300.W의 고주파 전력을 샤워헤드로 공급한다. 이 때, Cl2 가스 및 N2 가스는, 처리공간(S)으로 인가된 고주파 전력에 의하여 플라즈마로 전환되고, 이것에 의하여 이온 및 라디칼이 발생된다. 이 이온 및 라디칼은 포토레지스트막(54)으로 커버되지 않은 부분의 TiN막(52)과 충돌 및 반응하며, 포토레지스트막(54) 내의 개구부의 측면에는 재료(55)를 증착시킨다(도 3(D))(에칭 단계, 제1 에칭 단계). 이 부분의 TiN막(52)은, TEOS막(51)이 노출될 때까지 에칭된다. 결과적으로, 30nm의 폭을 갖는 개구부(제2 개구부)가 처리 대상층으로서 작용하는 TiN막(52) 내에 형성된다(도 3(E)).
이어서, 웨이퍼(W)는 공정 모듈(13) 내의 챔버에서 꺼내지고 이동 모듈(11)을 통하여 공정 모듈(14)의 챔버로 이송된다. 이 때, 웨이퍼(W)는 장착 스테이지 상에 장착된다.
챔버의 내압은, APC 밸브 등을 사용하여 1.3x10Pa(100mTorr)로 설정된다. O2 가스가 샤워헤드의 가스공급기로부터 400sccm의 유동률로 공급된다. 30W의 고주파 전력이 장착 스테이지로 공급되고 600W의 고주파 전력이 샤워헤드로 공급된다. 결국, O2 가스는 플라즈마로 전환되며, 이온과 라디칼을 생성한다. 이 이온 및 라디칼에 의하여 애싱 처리가, TiN 막(52) 상에 적층된 포토레지스트막(54) 및 반사방지막(53)에 가해지며 포토레지스트막(54)의 개구부의 측면에는 재료(56)를 증착시킨다(도 3(F))(애싱 단계). 결국, 반사방지막(53), 포토레지스트막(54), 및 포토레지스트막(54)의 개구부(55)의 측면에 증착된 재료(56)가 제거된다(도 3(G)).
그런 후, 웨이퍼(W)는 공정 모듈(14)의 챔버에서 꺼내지고 이 공정은 종료된다.
이 실시예의 기판 처리 방법에 따르면, 포토레지스트막(54)으로 커버되지 않은 반사방지막(53)의 부분은, CHF3 가스로부터 발생된 플라즈마에 의하여 에칭되고, 그것에 의하여 TiN막(52)의 일부분이 노출된다. 이 후에, 포토레지스트막(54)의 개구부(55)의 측면에 재료(56)가 증착되고, 노출된 TiN막(52)이 에칭된다. 재료(56)가 포토레지스트막(54)의 개구부(55)의 측면에 증착되는 경우에, 개구부(55)의 폭이 좁아진다. 그러므로, 좁은 폭을 갖는 개구부가 처리 대상층으로서 작용하는 TiN막(52) 내에 형성될 수 있다. 예를 들어, 개구부(55)의 폭이 30nm가 되도록 조절하기 위하여 포토레지스트막(54)의 개구부(55)의 측면에 재료(56)를 증착시킴으로써, 30nm의 폭을 갖는 개구부가 처리 대상층으로서 작용하는 TiN막(52) 내에 형성될 수 있다. 결국, 반도체 장치의 소형화를 위한 요구를 만족시킬 수 있는 크기의 개구부가 처리 대상층으로서 작용하는 TiN막(52) 내에 형성될 수 있다.
또한, 이 실시예의 기판 처리 방법에 따르면, 반사방지막(53)에 가해진 에칭의 끝점을 검출한다. 반사방지막(53)의 에칭 이후에, CHF3 가스로부터 발생된 플라즈마에 노출되는 경우, 개구부(55)의 측면에 재료가 증착되기 시작한다. 그러므로, 재료(56) 증착의 시작점을 검출할 수 있으며, 이것은 개구부(55)의 폭을 정밀하게 제어하는 것을 가능하게 한다.
이 실시예의 기판 처리 방법에 따르면, CHF3 가스로부터 발생된 플라즈마의 이온 및 라디칼은, 반사방지막(53)을 에칭할 때, 포토레지스트막(54) 내의 개구부(55)의 측면과 충돌 및 반응하여, 개구부(55)의 측면에 조도를 발생시킨다. 그러나, HBr 가스로부터 발생된 플라즈마는 포토레지스트막(54)을 매끄럽게 하고, 이것은 개구부(55)의 측면의 조도를 매끄럽게 한다. 결국, 개구부(55)의 측면에 발생된 조도는, 마스크로서 포토레지스트막(54)을 사용하여 TiN막(52)을 에칭하기 전에, 매끄럽게 될 수 있다. 그러므로, TiN막(52)을 에칭함으로써 형성된 개구부(55)의 측면에 줄무늬가 생기는 것을 방지할 수 있다.
이 실시예의 기판 처리 방법이 실행된 웨이퍼(W)는 처리 대상층으로서 작용하는 TiN막(52)을 갖지만, 그것으로 처리 대상층이 한정되지는 않는다. SiO2막 및 SiON막과 같이, CHF3 가스 및 HBr 가스로부터 발생된 플라즈마에 의하여 에칭되지 않는 막이 사용될 수도 있다.
CHF3 가스가, 이 실시예의 기판 처리 방법에서는 CF-계 증착 가스로서 사용되었지만, 반사방지막(53)을 에칭할 수 있는 임의의 CF-계 증착 가스로서, CH2F2 가스, CH3F 가스, C5F8 가스 및 C4F6 가스 등이 사용될 수 있다.
이 실시예의 기판 처리 방법에 있어서, 반사방지막(53)의 에칭의 끝점이 검출된 후에, 미리 메모리 매체에 저장된 소정 시간 동안 개구부(55)를 플라즈마에 노출시켜서, 개구부(5)가 30nm의 폭을 갖게 한다. 또한 개구부(55)를 플라즈마에 노출시키면서, 광디지털 프로필로메트리(optical digital profilometry(ODP)) 기술에 의하여 실시간으로 개구부(55)의 폭(CD 값)을 모니터하도록 공정 모듈(12) 내에 CD 측정 모듈을 장착하는 것이 가능하다. 결국, 개구부(55)의 폭은 보다 상세하게는 30nm로 설정된다.
이 실시예의 기판 처리 방법의 다른 예를 설명한다.
도 4(A) 내지 4(G)는 도 1에 도시된 기판 처리 시스템에 의하여 실현되는 기판 처리 방법의 또다른 예를 보여주는 공정도를 나타낸다.
반사방지막(61)(제2 중간층) 및 포토레지스트막(62)(제2 마스크층)이, 도 3의 기판 처리 방법이 가해진 웨이퍼(W) 상에 이 순서로 적층되어 있다(적층단계). 포토레지스트막(62)은, TiN막(52)에 개구부가 형성되지 않은 곳의 위에, 반사방지막(61)의 부분을 노출하는 개구부(63)(제3 개구부)를 갖는다. 이렇게 하여, 웨이퍼(W)가 준비된다(도 4(A)). 웨이퍼(W)는 공정 모듈(12)의 챔버(22)로 이송되고 장착 스테이지(23) 상에 장착된다.
도 3의 공정과 유사하게, 포토레지스트막(62)으로 커버되지 않은 부분의 반사방지막(61)이 공정 모듈(12)에서 에칭된다(도 4(B)). 이 때 재료(64)가 개구부(63)의 측면에 증착되고, 이것은, 도 3의 처리와 유사하게 개구부(63)의 폭(CD값)을 좁힌다(도 4(C))(제2 재료 증착 단계).
웨이퍼(W)는 공정 모듈(12)의 챔버(22)에서 꺼내지고 이동모듈(11)을 통하여 공정 모듈(13)의 챔버로 이송된다. 이 때, 웨이퍼(W)는 장착 스테이지에 장착된다.
도 3의 공정과 유사하게, 포토레지스트막(62) 및 포토레지스트막(62)의 개구부(63)의 측면에 증착된 재료(56)로 커버되지 않은 TiN막(52)의 부분이 에칭된다(도 4(D))(제2 에칭 단계). 이 부분의 TiN막(52)은, TEOS막(51)이 노출될 때까지 에칭된다. 결과적으로 30nm의 폭을 갖는 개구부가, 처리 대상층으로 작용하는 TiN막(52)에 부가적으로 형성된다. 결국, 도 3의 기판 처리 방법에 의하여 형성된 개구부에 부가하여, TiN막(52)에 개구부가 형성된다. 더 좁은 피치를 갖는 개구부가 TiN막에 형성된다(도 4(E)).
웨이퍼(W)가 공정 모듈(13)의 챔버에서 꺼내지고 이동 모듈(11)을 통하여 공정 모듈(14)의 챔버로 이송된다. 이 때, 웨이퍼(W)가 장착 스테이지 상에 장착된다.
도 3의 공정과 유사하게, 애싱 처리가, 웨이퍼(W)에 적층되어 있는 반사방지막(61), 포토레지스트막(62), 및 포토레지스트막(62)의 개구부(63)의 측면에 증착되어 있는 재료(64)에 가해진다(도 4(F)). 결국, 반사방지막(61), 포토레지스트막(62) 및 포토레지스트막(62)의 개구부(63)의 측면에 증착된 재료(64)가 제거된다(도 4(G)).
웨이퍼(W)가 공정 모듈(14)의 챔버에서 꺼내지고 이 공정은 종료된다.
이 예에 따르면, 포토레지스트막(62)으로 커버되지도 않으면서 TiN막(52)에 형성된 개구부의 위도 아닌 반사방지막(61) 부분이, CHF3 가스로부터 발생된 플라즈마에 의하여 에칭되고, 그에 따라서 TiN막(52)의 부분을 노출시킨다. 그런 후, 포토레지스트막(62)의 개구부(63)의 측면에 재료(64)가 증착되고, 노출된 TiN막(52)이 에칭된다. 재료(64)가 포토레지스트막(63)의 개구부(63)의 측면에 증착될 때, 개구부(63)의 폭은 더 좁혀진다. 그러므로, 좁은 폭을 갖는 개구부가, 도 3의 기판 처리 방법에 의하여 형성된 개구부에 부가하여, 처리 대상층으로서 작용하는 TiN막(52)에 형성될 수 있으며, 그 개구부 사이의 피치가 좁혀질 수 있다. 예를 들어, 30nm의 폭을 갖는 개구부(63)를 만들기 위하여 포토레지스트막(62)의 개구부(63)의 측면에 재료(64)를 증착함으로써, 30nm의 폭을 갖는 개구부가, 처리 대상층으로서 작용하는 TiN막(52)에 부가적으로 형성될 수 있다. 결국, 반도체 장치의 소형화를 위한 요구를 만족시키는 크기의 개구부가 TiN막(52)에 형성될 수 있으며, 이것은 개구부 사이의 피치를 좁히는 결과를 가져온다.
본 발명의 제2 실시예의 기판 처리 방법이 설명될 것이다.
도 6(A) 내지 6(I)가 이 실시예의 기판 처리 방법을 보여주는 공정도이다. 이 실시예의 기판 처리 방법은 도 1의 기판 처리 시스템(10)과 유사한 구조를 갖는 기판 처리 시스템에 의하여 실현된다. 이 실시예의 기판 처리 방법에서는, 웨이퍼로(W)로서, 예를 들어 100nm의 두께를 갖는 열산화 실리콘막(66)(중간층)과 같은 실리콘 기판(65)(처리 대상층), 반사방지막(BARC막)(67), 및 KrF로 형성된 포토레지스트막(68)(마스크막)이 이 순으로 적층되어 있다. 약 30nm의 폭을 갖는 개구부(홀 또는 트렌치)가 실리콘 기판(65)에 형성된다. 웨이퍼(W)에는, 포토레지스트막(68)이, 반사방지막(67)을 부분적으로 노출시키는 소정 패턴으로 형성된다. 포토레지스트막(68)의 폭(도면에서는 수평방향의 길이)은, 예를 들어 130nm이다.
도 6에서는, 먼저 웨이퍼(W)가 준비된다(도 6(A)). 플라즈마 에칭 처리를 행하기 위하여 공정 모듈에서, CH2F2 가스, CHF3 가스, CH3F 가스, CF4 가스, N2 가스 또는 O2 가스 중 하나 이상을 포함하는 혼합 가스 등의 처리 가스가, 플라즈마를 생성하도록 사용된다. 포토레지스트막(68)으로 커버되지 않은 열산화 실리콘막(66) 및 반사방지막(67)이 플라즈마 내의 이온과 라디칼로 에칭된다(중간층 이방성 에칭 단계). 이 때, 바이어스 전압이, 웨이퍼(W)가 장착된 장착 스테이지에 인가되기 때문에, 이온 등이 웨이퍼(W)로 당겨진다. 반사방지막(67) 및 열산화 실리콘막(66)에 가해진 에칭은, 두께 방향으로(도면에서 수직 방향)을 진행되며, 이것이 이방성 에칭이다. 결국, 실리콘 기판(65)이 부분적으로 노출되며 반사방지막(67) 및 열산화 실리콘막(66)의 측면이 노출된다(도 6(B)). 이때, 포토레지스트막(68)이 또한 약간 에칭된다고 할지라도, 이방성 에칭을 가하는 시간 길이를 제어하여서, 적어도 소정 두께의 포토레지스트막(68)이 남아있도록 한다.
COR(Chemical Oxide Removal) 처리를 수행하는 공정 모듈에 있어서, COR 처리가 웨이퍼(W)에 가해진다(중간층 등방성 에칭 단계). COR 처리는 실리콘 산화물과 처리 가스(플루오르화 수소 또는 암모니아) 사이의 화학적 반응에 의하여 생성물을 발생시키고 그 생성물을 증발 및 승화시키는 처리이다. 더 상세하게 말하면, COR 처리는 다음의 화학 반응식에 의하여 표현될 수 있다.
SiO2 + 4HF →SiF4 + 2H2O↑
SiF4 + 2NH3 + 2HF → (NH4)2SiF6
(NH4)2SiF6 → SiF4↑ + 2NH3↑ + 2HF↑
COR 처리는 화학 반응을 사용하는 처리이다. 화학 반응이 등방성 방법으로 진행되기 때문에, 열산화 실리콘막(66)은 확실하게 등방성 방법으로 에칭된다. 그러나, 포토레지스트막(68)의 소정 두께가 전술한 바와 같이 남아있기 때문에, 열산화 실리콘막(66)을 커버하는 포토레지스트막(68)은 열산화 실리콘막(66)이 두께 방향으로 에칭되는 것을 방지한다. 그러므로, 열산화 실리콘막(66)의 측면에만 에칭되기 때문에, 열산화 실리콘막(66)의 폭만이 확실하게 감소 될 수 있다(도 6(C)). 이때, 열산화 실리콘막(66)은, COR 처리를 가하는 시간 길이를 제어함으로써, 예를 들어, 30nm의 폭을 갖도록 형성된다.
애싱 처리를 행하는 공정 모듈에 있어서, O2 가스와 같은 처리 가스가 플라즈마를 생성하기 위하여 사용된다. 플라즈마 내의 이온 및 라디칼에 의하여, 포토레지스트막(68) 및 반사방지막(67)을 제거하고, 좁은 폭을 갖는 열산화 실리콘막(66)을 노출시킨다(마스크층 제거 단계)(도 6(D)).
스핀코터와 같은 코팅 모듈에서, SiLK(등록상표)막 및 폴리이미드로 형성된 막과 같은 유기계막(69)을 형성하여, 실리콘 기판(65) 및 좁은 폭을 갖는 열산화 실리콘막(66)을 커버한다(도 6(E))(커버층 형성 단계). 또한, 애싱 처리를 행하는 공정 모듈에서, O2 가스, Ar 가스, 및 N2 가스의 혼합 가스와 같은 처리 가스가, 유기계막(69)을 제거하기 위하여 플라즈마를 생성하는데 사용된다(커버층 제거 단계). 이 때, 애싱 처리를 가하는 시간 길이를 조절함으로써, 소정량의 유기계막(69)을 제거하여, 좁은 폭을 갖는 열산화 실리콘막(66)만을 노출시킨다(도 6(F)).
이어서, COR 처리를 가하는 공정 모듈에서, COR 처리가 웨이퍼에 가해진다(중간층 제거 단계). 이때, 열산화 실리콘막(66)만이 플루오르화 수소 및 암모니아와 화학적으로 반응하기 때문에, 열산화 실리콘막(66)만이 선택적으로 제거된다. 결국, 실리콘 기판(65)을 부분적으로 노출시키는 개구부(70)가 유기계막(69) 내에 형성된다(도 6(G)). 개구부(70)의 폭은 열산화 실리콘막(66)의 폭, 예를 들어 30nm의 폭에 대응된다.
다음으로, Cl2 가스 및 N2 가스의 혼합 가스 또는 HBr 가스 및 N2 가스의 혼합 가스와 같은 처리 가스가 사용되어 플라즈마를 발생시킨다. 플라즈마 내의 이온 및 라디칼에 의하여, 실리콘 기판(65)은, 개구부(70)을 통하여 에칭된다(처리 대상층 에칭 단계). 이 때, 바이어스 전압이 웨이퍼(W)가 장착되어 있는 장착 스테이지에 인가되기 때문에, 이온 등이 웨이퍼(W)로 당겨진다. 그러므로, 실리콘 기판(65)에 가해진 에칭이 두께 방향으로 진행되며, 이것은 이방성 에칭이다. 결국, 좁은 폭을 갖는 개구부(71)가 실리콘 기판(65) 내에 형성된다(도 6(H)).
그런 후, O2 가스와 같은 처리 가스를 사용하여, 애싱 처리를 행하는 공정 모듈에서 플라즈마를 생성함으로써, 유기계막(69)이 플라즈마 내의 이온 및 라디칼에 의하여 제거된다(도 6(I)). 그런 후, 이 공정은 종료된다.
이 실시예의 기판 처리 방법에 따르면, COR 처리가, 플라즈마를 사용하는 이방성 에칭에 의하여 노출된, 열산화 실리콘막(66)의 측면에 가해진다. 결국, 열산화 실리콘막(66)의 폭이 감소된다. 실리콘 기판(65) 및 좁혀진 폭을 갖는 열산화 실리콘막(66)을 커버하는 유기계막(69)이 소정량 제거되어서, 좁혀진 폭을 갖는 열산화 실리콘막(66)만이 노출된다. 또한, 좁혀진 폭을 갖는 열산화 실리콘막(66)이 선택적으로 제거되어서, 실리콘 기판(65)을 부분적으로 노출시키는, 좁은 폭을 갖는 개구부가 유기계막(69) 내에 형성된다. 플라즈마를 사용하는 이방성 에칭이, 개구부(70)를 통하여 실리콘 기판(65)에 가해진다. 그러므로, 좁은 폭을 갖는 개구부(71)가 실리콘 기판(65)에 형성될 수 있다. 결국, 반도체 장치를 소형화하기 위한 요구를 만족시키는 크기의 개구부(71)가 실리콘 기판(65)에 형성될 수 있다.
좁은 폭을 갖는 개구부(71)가, 도 6의 기판 처리 방법에 의하여 실리콘 기판(65)에 형성된다고 할지라도, 개구부(71)를 갖는 처리 대상층은 실리콘 기판(65)으로 제한되지는 않는다. 이방성 에칭에 있어서, 유기계막(69)에 비하여 높은 선택도를 갖는 막이라면 어느 막이든지 사용될 수도 있다. 또한, 등방성 에칭으로서의 COR 처리에 의하여 폭이 감소 될 수 있는 층은 열산화 실리콘막(66)으로 한정되지는 않는다. 실리콘 산화물 및 실리콘 산화물과 동종의 구성요소를 포함하는 층이면 어느 층이든지 사용될 수 있으며, 예를 들면, TEOS막이다. 또한, 반사방지막(67)을 커버하는 마스크막은 포토레지스트막(68)으로 한정되지 않으며, 하드마스크막이 사용될 수도 있다.
본 발명의 제3 실시예의 기판 처리 방법에 대한 설명이 이제 행해질 것이다.
도 7(A) 내지 도 7(F) 및 도 8(A) 내지 도 8(F)는 이 실시예의 기판 처리 방법을 보여주는 공정도이다. 이 실시예의 기판 처리 방법은 또한, 도 1에 도시된 기판 처리 시스템(10)과 유사한 구조를 갖는 기판 처리 시스템에 의하여 실행된다. 이 실시예의 기판 처리 방법에 있어서, 제1 폴리실리콘층(72), 제1 TEOS막(73), 제2 폴리실리콘층(74)(처리 대상층), 제1 실리콘 질화막(75)(제1 중간층), 제2 TEOS막(76)(제2 중간층), 제2 실리콘 질화막(77)(제2 중간층), 반사방지막(BARC막)(78)(제3 중간층), 및 포토레지스트막(79)(마스크막)이, 이 순서로 웨이퍼(W)로서 적층되어 있다. 약 30nm의 폭을 갖는 다수의 개구부(홀 또는 트렌치)가 개구부들 사이가 좁은 피치로 제2 폴리실리콘층(74)에 형성된다. 웨이퍼(W)에서, 포토레지스트막(79)은, 반사방지막(78)을 부분적으로 노출시키는 개구부(80)를 갖는다. 포토레지스트막(79)의 폭(도면에서는 수평 방향의 길이)은, 예를들어 60nm이다. 포토레지스트막(79)의 개구부(80)의 폭도 또한, 예를 들어 약 60nm이다.
도 7 및 8에서, 웨이퍼(W)가 우선 준비된다(도 7(A)). CHF3 가스 및 HBr 가스를 포함하는 혼합 가스와 같은 처리 가스가, 플라즈마 에칭 처리를 행하는 공정 모듈에서 플라즈마를 발생시키도록 사용된다. 플라즈마의 이온 및 라티컬에 의하여 포토레지스트막(79)으로 커버되지 않은 반사방지막(78)이 에칭되어서, 제2 실리콘 질화막(77)을 부분적으로 노출시키는 개구부(82)가 형성된다. 이때, CHF3 가스는 증착 가스이기 때문에, 플라즈마 에칭 처리가 개구부(82)를 형성한 후 계속 진행되면 개구부(82)의 측면에 재료(81)가 증착되어서, 이것이 개구부(82)의 폭을 좁히게 된다(도 7(B))(재료 증착 단계). 이때, 플라즈마 에칭 처리를 가하는 시간 길이를 제어하여, 증착 재료(81)에 의하여, 개구부(82)의 폭을, 예를 들어 30nm가 되도록 한다.
플라즈마 에칭 처리를 행하는 공정 모듈에서, CH2F2 가스, CHF3 가스, CH3F 가스, CF4 가스, N2 가스 및 O2 가스 중 하나 이상을 포함하는 혼합 가스 등의 처리 가스가, 플라즈마를 발생시키도록 사용된다. 플라즈마의 이온 및 라디칼에 의하여, 개구부(82)를 통하여 노출된 제2 실리콘 질화막(77), 제2 TEOS막(76), 및 제1 실리콘 질화막(75)이 에칭된다(중간층 이방성 에칭 단계). 이때, 바이어스 전압을, 웨이퍼(W)가 장착된 장착 스테이지에 인가되기 때문에, 이온 등이 웨이퍼(W)로 당겨진다. 그러므로, 제2 실리콘 질화막(77), 제2 TEOS막(76) 및 제1 실리콘 질화막(75)에 가해진 에칭이 두께 방향(도면에서 수직 방향)으로 진행되며, 이것이 이방성 에칭이다. 결국, 제2 폴리실리콘층(74)을 부분적으로 노출시키는 개구부(83)가 제1 실리콘 질화막(75)에 형성된다. 동시에, 제2 실리콘 질화막(77), 제2 TEOS막(76), 및 제1 실리콘 질화막(75)의 측면이 노출된다(도 7(B)). 개구부(83)의 폭은 개구부(82)의 폭에 대응되며, 이것은 예를 들어 30nm이다.
애싱 처리를 행하는 공정 모듈에서, O2 가스와 같은 처리 가스가 플라즈마를 발생시키도록 사용된다. 플라즈마의 이온 및 라디칼에 의하여, 재료(81)가 제거되고 포토레지스트막(79)이 에칭된다(도 7(C)). 이때 애싱 처리가 가해진 시간 길이를 조절하여 레지스트막(79)이 적어도 소정 두께가 남아있도록 한다.
COR 처리를 행하는 공정 모듈에서, COR 처리가 웨이퍼(W)에 가해진다(중간층 등방성 에칭 단계). COR 처리에 의하여, 제2 TEOS막(76)은 확실하게 등방성 방법 으로 에칭된다. 그러나, 제2 TEOS막(76)을 커버하는, 소정 두께가 남아있는 포토레지스트막(79)이, 제2 TEOS막(76)이 두께 방향으로 에칭되는 것을 방지한다. 그러므로, 제2 TEOS막(76)의 측면만이 COR처리에 의하여 에칭된다. 결과적으로, 제2 TEOS막(76)의 폭만이 확실하게 감소 될 수 있다(도 7(D)). 이때, COR 처리가 행해지는 시간 길이를 제어함으로써, 제2 TEOS막(76)의 폭이, 예를 들어, 30nm가 될 수 있다.
다음, O2 가스와 같은 처리 가스가 사용되어, 애싱을 행하는 공정 모듈에서 플라즈마를 발생시킨다. 플라즈마의 이온 및 라디칼에 의하여, 포토레지스트막(79), 반사방지막(78) 및 제2 실리콘 질화막(77)이 제거되어서, 좁혀진 폭을 갖는 제2 TEOS막(76)이 노출된다(도 7(E))(제3 중간층 제거 단계). 이때, 제1 실리콘 질화막(75)이 또한 부분적으로 노출된다.
이어서, 스핀코터와 같은 코딩 모듈에서, SiLK(등록상표)막 또는 폴리이미드로 형성된 막과 같은 유기계막(84)(커버층)이 제2 폴리실리콘층(74), 제1 실리콘 질화막(75), 및 좁혀진 폭을 갖는 제2 TEOS막(76)을 커버하기 위하여 형성된다(도 7(F))(커버층 형성 단계). 또한, 애싱 처리를 행하는 공정 모듈에서, O2 가스, Ar 가스 및 N2 가스의 혼합 가스 등의 처리 가스가 플라즈마를 발생시키도록 사용되어서, 유기계막(84)이 제거된다(커버층 제거 단계). 이때, 애싱 처리를 가하는 시간 길이를 제어함으로써, 유기계막(84)을 소정량만큼 제거하여 제2 TEOS막(76)만이 노출되도록 한다(도 8(A)).
COR 처리를 행하는 공정 모듈에서, COR 처리가 웨이퍼(W)에 가해진다(제2 중간층 제거 단계). 이때, 제2 TEOS막(76)만이 플루오르화 수소 및 암모니아와 화학적으로 반응하기 때문에, 제2 TEOS막(76)이 선택적으로 제거된다. 결국, 제1 실리콘 질화막(75)을 부분적으로 노출시키는 개구부(85)가 유기막(84)에 형성된다(도 8(B)). 개구부(85)의 폭은 제2 TEOS막(76)의 폭에 대응되며, 이것은, 예를 들어 30nm이다.
플라즈마 에칭 처리를 행하는 공정 모듈에서, CH2F2 가스, CHF3 가스, CH3F 가스, CF4 가스, N2 가스 및 O2 가스 중 하나 이상을 포함하는 혼합 가스와 같은 처리 가스가 사용되어 플라즈마를 발생시킨다. 플라즈마의 이온 및 라디칼에 의하여, 개구부(85)를 통하여 노출된 제1 실리콘 질화막(75)이 에칭된다(제1 중간층 제거 단계). 이때, 바이어스 전압이, 웨이퍼(W)가 장착되어 있는 장착 스테이지에 인가되기 때문에, 이온 등이 웨이퍼(W)에 당겨진다. 그러므로, 제1 실리콘 질화막(75)에 행해진 에칭은 두께 방향으로 진행되며, 이것이 이방성 에칭이다. 결과로서, 좁은 폭을 갖는 개구부(86)가 제2 폴리실리콘층(74)에 형성된다(도 8(C)). 개구부(86)의 폭은 개구부(85)의 폭에 대응되며, 이것은, 예를 들어, 30nm이다.
이어서, O2 가스 등의 처리 가스가 사용되어, 애싱 처리를 행하는 공정 모듈에서 플라즈마를 발생시킨다. 플라즈마 내의 이온 및 라디칼에 의하여, 유기계막(84)이 완전히 제거되고(커버층 완전 제거 단계), 따라서 유기계막(84)으로 커버된 제2 폴리실리콘층(74)이 개구부(83)를 통하여 노출된다(도 8(D)).
플라즈마 에칭 처리를 행하는 공정 모듈에서, Cl2 가스 및 N2 가스의 혼합 가스 또는 HBr 가스 및 N2 가스의 혼합 가스 등의 처리 가스가 사용되어 플라즈마를 발생시킨다. 플라즈마 내의 이온 및 라디칼에 의하여, 제2 폴리실리콘층(74)이 개구부(83 및 86)을 통하여 에칭된다(처리 대상층 에칭 단계). 이때, 바이어스 전압이, 웨이퍼(W)가 장착된 장착 스테이지에 인가되기 때문에, 이온 등이 웨이퍼(W)로 당겨진다. 그러므로, 제2 폴리실리콘층(74)에 행해진 에칭은 두께 방향으로 진행되며, 이것이 이방성 에칭이다. 결과적으로, 좁은 폭을 갖는 개구부(87)가 제2 폴리실리콘층(74)에 형성된다(도 8(E)). 이후에, 제1 TEOS막(73)이, 개구부(87)를 통하여 에칭되고(도 8(F)), 이 공정이 종료된다.
이 실시예의 기판 처리 방법에 따르면, 플라즈마를 사용하는 이방성 에칭이, 측면에 증착된 재료에 의하여 좁혀진 폭을 갖는 개구부(82)를 통하여, 제1 실리콘 질화막(75)에 행해져서, 좁은 폭을 갖는 개구부(83)가 제1 실리콘 질화막(75)에 형성된다. COR 처리가, 플라즈마를 사용한 이방성 에칭에 의하여 측면이 노출된 제2 TEOS막(76)의 측면에 가해져서, 제2 TEOS막(76)의 폭이 감소된다. 제2 폴리실리콘층(74), 제1 실리콘 질화막(75), 및 좁혀진 폭을 갖는 제2 TEOS막(76)을 커버하는 유기계막(84)을 소정량 제거함으로써, 좁혀진 폭을 갖는 제2 TEOS막(76)만이 노출된다. 또한, 좁혀진 폭을 갖는 제2 TEOS 막(76)을 선택적으로 제거함으로써, 제1 실리콘 질화막(75)을 부분적으로 노출시키는, 좁은 폭의 개구부(85)가 유기계막(84)에 형성된다. 이방성 에칭이, 유기계막(84)의 개구부(85)를 통하여 제1 실리콘 질화막(75)에 행해져서, 좁은 폭을 갖는 개구부(86)가 제1 실리콘 질화막(75)에 형성된다. 그런 후, 이방성 에칭이, 개구부(83 및 86)를 통하여 제2 폴리실리콘층(74)에 행해진다. 결과적으로, 좁은 폭을 갖는 개구부(87)가 제2 폴리실리콘층(74)에 형성될 수 있다. 결국, 반도체 장치를 소형화하기 위한 요구를 만족시키는 크기의 개구부(87)가 제2 폴리실리콘층(74) 내에 형성될 수 있다.
개구부(83)의 위치는 개구부(82)의 위치에 대응되고, 개구부(86)의 위치는 폭이 좁혀진 제2 TEOS 막(76)의 위치에 대응된다. 그러므로, 개구부(83) 및 개구부(86)은 서로 접촉되지 않는다. 따라서, 제2 폴리실리콘층(74)의 개구부(87) 사이의 피치가 좁혀질 수 있다.
이 실시예의 전술한 기판 처리 방법에 있어서, 포토레지스트막(79)은, 제2 TEOS막(76)의 측면에 COR 처리가 시작될 때 소정 두께가 남아있다. 그러나, 반사방지막(78)이 소정 두께가 남겨져 있다면, 포토레지스트막(79)은 완전히 제거될 수도 있다.
이 실시예의 전술한 기판 처리 방법에 있어서, 제1 TEOS막(73)이 제2 폴리실리콘층(74) 아래에 형성된다. 그러나, 게이트 산화막이 제2 폴리실리콘층(74) 위에 형성될 수도 있다. 이러한 경우에, 개구부가 제2 폴리실리콘층(74)에 형성된 후에 이 공정이 종료된다.
다음으로, 본 발명의 제4 실시예의 기판 처리 방법을 설명한다.
도 9(A) 내지 9(F) 및 10(A) 내지 10(F)는 이 실시예의 기판 처리 방법을 보여주는 공정도이다. 이 실시예의 기판 처리 방법은 또한, 도 1에 도시된 기판 처리 시스템(10)과 유사한 구조를 갖는 기판 처리 시스템에 의하여 실현된다. 이 실시예의 기판 처리 방법에 있어서, 실리콘 기판(88)(처리 대상층), 실리콘 질화막(89)(제1 중간층), TEOS막(90)(제2 중간층), 탄소막(91)(제3 중간층), 반사방지막(SiARC막)(92)(제3 중간층), 및 포토레지스트막(93)(마스크막)이 웨이퍼로서, 이 순서로 적층된다. 약 30nm의 폭을 갖는 다수의 개구부(홀 또는 트렌치)가 좁혀진 개구부 사이의 피치로 실리콘 기판(88)에 형성된다. 웨이퍼(W) 상의 포토레지스트막(93)은, 반사방지막(92)을 부분적으로 노출시키는 개구부(94)를 갖는다. 포토레지스트막(93)의 폭(도면에서는 수평방향의 길이)은, 예를 들어, 60nm이다. 포토레지스트막(93) 내의 개구부(94)의 폭도 또한, 예를 들어, 60nm이다.
도 9 및 도 10에서, 웨이퍼(W)가 우선 준비된다(도 9(A)). 막형성 처리를 행하는 공정 모듈에서, MLD(Molecular Layer Deposition) 산화막(95)이, 포토레지스트막(93) 및 노출된 반사방지막(92)을 커버하도록 형성된다(제1 커버층 형성 단계). MLD 산화막(95)이 등방성 방법으로 성장하기 때문에, MLD산화막(95)은, 반사방지막(92) 및 포토레지스트막(93)의 상면에 부가하여 개구부(94)의 표면 상에 형성된다(도 9(B)). 이때, 막형성 처리가 가해지는 시간 길이를 제어하여, MLD 산화막(95)의 증착 두께가, 예를 들어, 15nm가 되도록 한다.
애싱처리를 가하는 공정 모듈에서, O2와 같은 처리 가스가 사용되어 플라즈마를 발생시킨다. 플라즈마 내의 이온 및 라디칼에 의하여, MLD 산화막(95)이 에칭된다(제1 커버층 에칭 단계)(도 9(C)). 이때, 바이어스 전압이, 웨이퍼(W)가 장착된 장착 스테이지에 인가되기 때문에, 이온 등이 웨이퍼(W)로 당겨진다. 그러므로, MLD 산화막(95)에 행해진 에칭은 도면에서 수직 방향으로 진행되며, 이것이 이방성 에칭이다. MLD 산화막(95)에 행해진 에칭은, 반사방지막(92)이 개구부(94)의 바닥에서 노출될 때, 정지된다. 개구부(94)의 측면에 형성된 MLD 산화막(95)의 두께(T)(도 9(B) 참조)는 개구부(94)의 바닥에 형성된 MLD 산화막(95)의 두께(t)(도 9(B) 참조)보다 두껍다. 그러므로, MLD 산화막(95)은, 반사방지막(92)이 MLD 산화막(95)을 에칭함으로써 개구부(94)의 바닥에서 노출될 때, 개구부(94)의 측면에 남아있다. 결국, 개구부(94)의 폭은 도 9(C)에 도시된 바와 같이 더 좁아진다. MLD 산화막(95)의 증착 두께는, 예를 들어, 15nm이며, 이것은 개구부(94)의 폭을, 예를 들어 30nm로 만든다.
플라즈마 에칭 처리를 행하는 공정 모듈에서, CH2F2 가스, CHF3 가스, CH3F 가스, CF4 가스, N2 가스 및 O2 가스 중 하나 이상을 포함하는 혼합 가스와 같은 처리 가스가 사용되어 플라즈마를 발생시킨다. 플라즈마 내의 이온 및 라디칼에 의하여, 개구부(94)를 통하여 노출된 반사방지막(92)이 탄소막(91)을 노출시키도록 에칭된다. 그런 후, HBr 가스 및 CO2 가스의 혼합 가스 또는 O2 가스 및 CH4 가스(또는 CO 가스)의 혼합 가스가 사용되어 플라즈마를 발생시킨다. 플라즈마 내의 이온 및 라디칼에 의하여, 개구부(94)를 통하여 노출된 탄소막(91)이 TEOS 막(90)을 노출시키도록 에칭된다(중간층 이방성 에칭 단계)(도 9(D)).
플라즈마 에칭 처리를 행하는 공정 모듈에서, CH2F2 가스, CHF3 가스, CH3F 가스, CF4 가스, N2 가스 및 O2 가스 중 하나 이상을 포함하는 혼합 가스와 같은 처리 가스가 사용되어 플라즈마를 발생시킨다. 플라즈마 내의 이온 및 라디칼에 의하여, 노출된 TEOS막(90) 및 실리콘 질화막(89)이 개구부(94)를 통하여 에칭된다.
이때, 바이어스 전압이 웨이퍼(W)가 장착되어 있는 장착 스테이지에 인가되기 때문에, 이온 등이 웨이퍼(W)로 당겨진다. 그러므로, 반사방지막(92), 탄소막(91), TEOS막(90), 및 실리콘 질화막(89)에 행해진 에칭이 두께 방향(도면에서 수직 방향)으로 진행되며, 이것이 이방성 에칭이다. 결과적으로, 실리콘 기판(88)을 부분적으로 노출시키는 개구부(100)가 실리콘 질화막(89)에 형성되고, 탄소막(91), TEOS막(90), 및 실리콘 질화막(89)의 측면이 노출된다(도 9(E)). 개구부(100)의 폭은 개구부(94)의 폭에 대응되며, 이것은 예를 들어 30nm이다.
이때, 포토레지스트막(93) 및 MLD 산화막(95)이 반사방지막(92), 탄소막(91), TEOS막(90), 및 실리콘 질화막(89)을 에칭함으로써 제거된다. 포토레지스트막(93)과 MLD 산화막(95)으로 커버된 탄소막(91)이 또한 노출되고 에칭되지만, 플라즈마 처리가 가해진 시간 길이를 제어하여 탄소막(91)이 TEOD막(90) 상에 적어도 소정의 두께 만큼 남아있게 한다.
COR 처리를 행하는 공정 모듈에서 COR 처리가 웨이퍼(W)에 행해진다(중간층 등방성 에칭 단계). COR 처리에 의하여 TEOS막(90)은 명확하게 등방성 방법으로 에칭된다. 탄소막(91)은 전술한 바와 같이 소정 두께로 남아있기 때문에, TEOS막(90)을 커버하는 탄소막(91)은 TEOS막(90)이 두께 방향으로 에칭되는 것을 방지 한다. 그러므로, TEOS막(90)의 측면만이 COR 처리에 의하여 에칭되어서, TEOS막(90)의 폭은 확실하게 좁혀질 수 있다(도 9(F)). 이때, COR 처리가 가해진 시간 길이를 제어하여 TEOS막(90)의 폭이, 예를 들어 30nm가 되게 한다.
애싱 처리를 행하는 공정 모듈에서, O2 가스와 같은 처리 가스가 사용되어 플라즈마를 발생시킨다. 플라즈마 내의 이온 및 라디칼에 의하여, 탄소막(91)이 좁혀진 폭을 갖는 TEOS막을 노출시키도록 제거된다(제3 중간층 제거 단계). 이때, 실리콘 질화막(89)이 또한 부분적으로 노출된다.
스핀코터와 같은 코팅 모듈에서, SiLK(등록상표)막 또는 폴리이미드로 형성된 막과 같은 유기계막(96)(제2 커버층)이 실리콘 기판(88), 실리콘 질화막(89), 및 좁혀진 폭을 갖는 TEOS막(90)을 커버하도록 형성된다(도 10(A))(제2 커버층 형성 단계). 또한, O2 가스, Ar 가스 및 N2 가스의 혼합 가스와 같은 처리 가스가, 애싱 처리를 행하는 공정 모듈에서, 플라즈마를 발생시키도록 사용되며, 이에 따라서 유기계막(96)이 제거된다(제2 커버층 제거 단계). 이때, 유기계막(96)이 소정량만큼 제거되어서 좁혀진 폭을 갖는 TEOS막(90)만이 애싱 처리를 가하는 시간 길이를 조절함으로써 노출된다(도 10(B)).
COR 처리를 행하는 공정 모듈에서, COR 처리가 웨이퍼(W)에 행해진다(제2 중간층 제거 단계). 이때, TEOS막(90)만이 플루오르화 수소 및 암모니아와 화학적으로 반응하기 때문에, TEOS막(90)만이 선택적으로 제거된다. 결국, 실리콘 질화막(89)을 부분적으로 노출시키는 개구부(97)가 유기계막(96)에 형성된다(도 10(C)). 개구부(97)의 폭은 제거된 TEOS막(90)의 폭에 대응되며, 이것은, 예를 들어 30nm이다.
플라즈마 에칭 처리를 행하는 공정 모듈에서, CH2F2 가스, CHF3 가스, CH3F 가스, CF4 가스, N2 가스 및 O2 가스 중 하나 이상을 포함하는 혼합 가스와 같은 처리 가스가 사용되어 플라즈마를 발생시킨다. 플라즈마 내의 이온 및 라디칼에 의하여, 개구부(97)를 통하여 노출된 실리콘 질화막(89)이 에칭된다(제1 중간층 제거 단계). 이때, 바이어스 전압이, 웨이퍼(W)가 장착된 장착 스테이지에 인가되기 때문에, 이온 등이 웨이퍼(W)로 당겨진다. 그러므로, 실리콘 질화막(89)에 행해진 에칭은 두께 방향으로 진행되며, 이것이 이방성 에칭이다. 결국, 실리콘 기판(88)을 부분적으로 노출시키는 개구부(98)가 실리콘 질화막(89)에 형성된다(도 10(D)). 개구부(98)의 폭은 개구부(97)의 폭에 대응되며, 이것은, 예를 들어 30nm이다.
애싱 처리를 행하는 공정 모듈에서, O2 가스와 같은 처리 가스가 사용되어 플라즈마를 발생시킨다. 플라즈마 내의 이온 및 라디칼에 의하여, 유기계막(96)이, 개구부(100)를 통하여 실리콘 기판(88)을 노출시키도록 완전히 제거된다(제2 커버층 완전 제거 단계)(도 10(E)).
플라즈마 에칭 처리를 행하는 공정 모듈에 있어서, Cl2 가스 및 N2 가스의 혼합 가스 또는 HBr 가스 및 N2 가스의 혼합 가스와 같은 처리 가스가 사용되어 플라즈마를 발생시킨다. 플라즈마 내의 이온 및 라디칼에 의하여 실리콘 기판(88)이 개구부(100 및 98)를 통하여 에칭된다(처리 대상층 에칭 단계). 이때, 바이어스 전압이, 웨이퍼(W)가 장착된 장착 스테이지에 인가되기 때문에, 이온 등이 웨이퍼(W)로 당겨진다. 그러므로, 실리콘 기판(88)에 행해진 에칭은 두께 방향으로 진행되며, 이것이 이방성 에칭이다. 결국, 좁은 폭을 갖는 개구부(99)가 이 실리콘 기판(88)에 형성된다(도 10(F)). 이후에, 이 공정은 종료된다.
이 실시예의 기판 처리 방법에 따라서, 플라즈마를 사용하는 이방성 에칭이, 측면에 남아있는 MLD 산화막(95)에 의하여 좁혀진 폭을 갖는 개구부(94)를 통하여 실리콘 질화막(89)에 행해져서, 좁은 폭의 개구부(100)가 실리콘 질화막(89)에 형성된다. COR 처리가, 플라즈마를 사용하는 이방성 에칭에 의하여 노출된, TEOS막(90)의 측면에 가해지며, 이것에 의하여 TEOS막(90)의 폭이 좁혀진다. 실리콘 질화막(89) 및 좁혀진 폭의 TEOS막(90)을 커버하는 유기계막(96)을 소정량 제거함으로써, 좁혀진 폭을 갖는 TEOS막(90)만이 노출된다. 좁혀진 폭을 갖는 TEOS막(90)을 선택적으로 제거함으로써, 실리콘 질화막(89)을 부분적으로 노출시키는, 좁은 폭의 개구부(97)가 유기계막(96)에 형성된다. 이방성 에칭이 개구부(97)를 통하여 실리콘 질화막(89)에 행해지고, 이것에 의하여 좁은 폭을 갖는 개구부(98)가 실리콘 질화막(89)에 형성된다. 그런 후, 이방성 에칭이 개구부(100 및 98)를 통하여 실리콘 기판(88)에 행해진다. 결국, 좁은 폭의 개구부(99)가 실리콘 기판(88)에 형성될 수 있다. 결과적으로, 반도체 장치를 소형화하기 위한 요구를 만족시키는 크기의 개구부(99)가 실리콘 기판(88)에 형성될 수 있다.
개구부(100)의 위치는 포토레지스트막(93) 내의 개구부(94)의 위치에 대응되며, 개구부(98)의 위치는 좁혀진 폭을 갖는 TEOS막(90)에 대응된다. 그러므로, 개구부(100 및 98)은 서로 접촉되지 않는다. 결과적으로 실리콘 기판(88)의 개구부(99) 사이의 피치가 좁혀질 수 있다.
이 실시예의 기판 처리 방법에 있어서, TEOS막(90)의 측면에 COR 처리가 시작될 때, TEOS막(90) 상에는 소정량의 두께의 탄소막(91)만이 남아있다. 그러나, TEOS막(90)의 측면에 COR처리가 시작될 때, TEOS막(90) 상에는 소정 두께의 반사방지막(92) 또는 포토레지스트막(93)이 남아있을 수도 있다.
전술한 실시예에서, 플라즈마 처리가 가해진 기판은, 반도체 장치용 웨이퍼로 한정되지는 않는다. LCD(Liquid Crystal Display), FPD(Flat Panel Display) 등에 사용되는 다양한 기판, 광마스크, CD 기판, 인쇄기판 등에 또한 사용될 수 있다.
본 발명의 하나 이상의 실시예의 목적을 얻기 위하여, 전술한 실시예의 기능을 실현하도록 소프트웨어의 프로그램 코드를 저장하는 메모리매체를 시스템 또는 장치에 제공할 수도 있으며, 이 시스템 또는 장치의 컴퓨터(또는 CPU, MPU 등)는 메모리 매체에 저장된 프로그램 코드를 판독 및 실행할 수도 있다.
이러한 경우, 메모리 매체 그 자체로부터 판독된 프로그램 코드가 전술한 실시예의 기능을 실현한다. 그러므로, 프로그램 코드 및 프로그램 코드를 저장하는 메모리 매체는 이 경우에 본 발명을 구성한다.
프로그램 코드를 공급하는 메모리 매체로서, 예를 들어, 플로피(등록상표) 디스크, 하드 디스크, 자기광 디스크, CD-ROM, CD-R, CD-RW, DVD-ROW, DVD-RAM, DVD-RW, 및 DVD+RW 등의 광디스크, 자기 테이프, 비휘발성 메모리 카드, ROM 등이 사용될 수 있다. 또한 프로그램 코드가 네트워크를 통하여 다운로드 될 수도 있다.
전술한 실시예의 기능은, 컴퓨터에 의하여 판독된 프로그램 코드를 실행하는 것에 의해 실현될 뿐만 아니라, 컴퓨터상에서 운영되고 실질적인 프로세스의 일부분 또는 전부를 관리하는 OS(operating system) 등에 의하여 실현된다.
또한, 메모리 매체로부터 판독된 프로그램 코드는, 컴퓨터에 삽입된 기능 확장판 또는 컴퓨터에 연결된 기능 확장 유닛에 제공된 메모리에서 판독될 수도 있다. 그 확장판 및 확장 유닛에 제공된 CPU 등은 프로그램 코드의 지시에 기초하여 실질적인 확장 프로레스의 일부 또는 전부를 관리할 수 있으며, 이에 따라서 전술한 실시예의 기능이 또한 실현될 수 있다.
본 발명의 다른 양태에 따르면, 도전막은 처리 대상층으로서 사용되며, 반사방지막은 중간층으로서 사용되고, 포토레지스트막은 마스크층으로서 사용되며, CF계 가스(CF-based gas)는 증착 가스로서 사용된다. CF계 가스는 특히 입자를 쉽게 발생시키며, 따라서 CF계 가스로부터 발생된 플라즈마로 반사방지막을 에칭함으로써 포토레지스트막의 개구부에 재료가 확실하게 증착된다. 그러므로, 포토레지스트막 내의 개구부의 폭은 명확하게 좁혀질 수 있다.
본 발명의 또다른 양태에 따르면, 기판을 유지하기 위한 공정 챔버에 제공된, 기판이 장착된 장착 스테이지에 고주파 전력이 공급된다. 그러므로, 증착 가스로부터 발생된 플라즈마에 의하여 중간층을 에칭할 때, 이온 등의 스퍼터링에 의하여 개구부의 바닥면 및 마스크층의 표면 상에는 재료가 증착되지 않는다. 결국, 그 재료는 개구부의 측면에만 증착될 수 있다.
본 발명의 또다른 양태에 따르면, 중간층에 행해진 에칭의 끝점을 검출한다. 중간층을 에칭한 후, 개구부의 측면에 재료가 증착되기 시작한다. 그러므로, 재료 증착의 시작점을 검출할 수 있다.
본 발명의 또다른 양태에 따르면, 중간층에 행해진 에칭의 끝점이 검출된 후에, 개구부가, 증착 가스로부터 발생된 플라즈마에, 소정 시간 동안 노출된다. 그러므로, 개구부의 폭을 정밀하게 제어할 수 있다.
본 발명의 또다른 양태에 따르면, 할로겐계 가스가 사용되어 플라즈마를 발생시켜서 중간층을 에칭한다. 중간층을 에칭할 때, 증착 가스로부터 발생된 플라즈마는 마스크층의 개구부의 측면에 조도를 발생시킨다. 반면에, 할로겐계 가스로부터 발생된 플라즈마는 마스크층을 매끄럽게 하고, 이것은 개구부의 측면에 발생된 조도를 매끄럽게 한다. 결국, 개구부의 측면에 발생된 조도는, 마스크로서 개구부를 갖는 마스크층을 사용하여 처리 대상층을 에칭하기 전에, 매끄럽게 될 수 있다. 그러므로, 처리 대상층을 에칭함으로써 형성된 개구부의 측면에 줄무늬가 발생되는 것을 방지할 수 있다.
본 발명의 다른 양태에 따르면, HBr 가스가 할로겐계 가스로서 사용된다. HBr 가스로부터 발생된 플라즈마가 마스크층을 확실하게 매끄럽게 하고, 따라서 중간층을 에칭함으로써 마스크층의 측면에 발생된 조도는 확실하게 매끄럽게 될 수 있다.
마스크층은, 중간층 등에 등방성 에칭 단계가 시작될 때, 중간층 상에 소정 두께가 남아있다. 그러므로, 남아있는 마스크층으로, 중간층 등에 행해진 등방성 에칭 단계에서 중간층이 두께 방향으로 에칭되는 것을 방지하는 것에 의하여, 중간층의 폭만을 확실하게 감소시킬 수 있다.
본 발명의 또다른 양태에 따르면, 플루오르화 수소 가스 및 암모니아 가스를 사용하는 COR 처리가 실리콘을 포함하는 층의 측면에 가해진다. COR 처리에 의하여, 실리콘을 포함하는 층은, 실리콘을 포함하는 층으로부터 생성물을 발생시키는 화학 반응에 의하여 에칭된다. 화학 반응은 등방성 방법으로 진행되고, 따라서 실리콘을 포함하는 층은 등방성 방법으로 COR 처리에 의하여 확실하게 에칭될 수 있다.
제1 개구부의 위치는 마스크막의 위치에 대응한다. 제2 개구부의 위치는 좁혀진 폭을 갖는 제2 중간층의 위치에 대응한다. 그러므로, 제1 및 제2 개구부는 서로 접촉되지 않는다. 결과적으로, 이 개구부는 처리 대상층에서 더 좁은 피치로 형성될 수 있다.
중간층 등방성 에칭 단계가 시작될 때, 적어도 제3 중간층은 제2 중간층 상에 소정 두께로 남아있다. 그러므로, 제3 중간층은 제2 중간층이 중간층 등방성 에칭 단계에서 두께 방향으로 에칭되는 것을 방지한다. 결국, 제2 중간층의 폭만이 확실하게 감소될 수 있다.
제1 개구부의 위치는 마스크층의 개구부의 위치에 대응한다. 제2 개구부의 위치는 좁혀진 폭을 갖는 제2 중간층의 위치에 대응한다. 그러므로, 제1 및 제2 개구부는 서로 접촉하지 않는다. 결국, 이 개구부는 더 좁은 피치로 처리 대상층에 형성될 수 있다.
중간층 등방성 에칭 단계가 시작될 때, 적어도 제3 중간층은 제2 중간층 상에 소정 두께로 남아있다. 그러므로, 제3 중간층은 제2 중간층이 중간층 등방성 에칭 단계에서 두께 방향으로 에칭되는 것을 방지하고, 따라서 제2 중간층의 폭만이 확실하게 감소될 수 있다.
본 출원은, 일본 특허청에 2007년 10월 11일자로 출원된 특허출원번호 제2007-265596호 및 2008년 4월 15일자로 출원된 특허출원번호 제2008-105784호와 미국특허상표청에 2007년 12월 28일자로 출원된 특허출원번호 제61/017,262호에 근거를 두고 있는 바, 이들의 전체 내용은 여기에 참조로서 포함된다.

Claims (14)

  1. 적어도, 처리 대상층, 중간층 및 마스크층이 순차로 적층되며, 상기 마스크층은 상기 중간층의 일부를 노출시키는 개구부를 포함하는, 기판을 처리하는 기판 처리 방법으로서,
    증착 가스(deposit gas)를 포함하는 처리 가스를 이용하며, 상기 증착 가스로부터 생성된 플라즈마에 의하여 상기 노출되는 중간층을 에칭하여 상기 처리 대상층의 일부를 노출시킴과 더불어, 상기 개구부의 측면에 재료를 증착시키는 재료 증착 단계, 및
    상기 노출된 처리 대상층을 에칭하는 에칭 단계
    를 구비하며,
    상기 처리 대상층은 도전막이고, 상기 중간층은 반사방지막이며, 상기 마스크층은 포토레지스트막이고, 상기 증착 가스는 CF계 가스인 것을 특징으로 하는 기판 처리 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 재료 증착 단계는, 상기 기판을 유지하기 위하여 챔버 내에 제공되며 기판이 장착되는 장착 스테이지에 고주파 전력을 공급하는 단계를 포함하는 기판 처리 방법.
  4. 제1항에 있어서,
    상기 재료 증착 단계는 상기 중간층에 대한 에칭의 끝점을 검출하는 단계를 포함하는 기판 처리 방법.
  5. 제4항에 있어서,
    상기 재료 증착 단계는, 중간층에 행해진 에칭의 끝점을 검출한 후, 상기 증착 가스로부터 발생된 플라즈마에 소정시간 동안 개구부를 노출시키는 단계를 포함하는 기판 처리 방법.
  6. 제1항에 있어서,
    상기 재료 증착 단계는, 할로겐계 가스로부터 발생된 플라즈마에 의하여 상기 중간층의 노출부를 에칭하는 기판 처리 방법.
  7. 제6항에 있어서,
    상기 할로겐계 가스는 HBr 가스인 기판 처리 방법.
  8. 순차로 적층된 기저층, 처리 대상층, 제1 중간층 및 제1 마스크층을 적어도 포함하며, 상기 제1 마스크층은 제1 중간층의 일부를 노출하도록 구성된 제1 개구부를 포함하는, 기판을 처리하는 기판 처리 방법으로서,
    증착 가스로부터 발생된 플라즈마에 의하여 상기 제1 중간층의 노출부를 에칭함으로써 상기 처리 대상층의 일부가 노출됨과 더불어, 상기 제1 개구부의 측면에 재료를 증착하는 제1 재료 증착 단계와,
    상기 처리 대상층의 노출부를 에칭함으로써 상기 기저층의 일부분을 노출시키도록 구성된 제2 개구부를 형성하는 제1 에칭 단계와,
    상기 처리 대상층 위에 적층된 상기 제1 중간층과 상기 제1 마스크층을 애싱하는 애싱 단계와,
    제2 중간층과 제2 마스크층을 순차로 적층시키는 적층 단계로서, 상기 제2 마스크층이, 상기 제2 개구부 위는 제외하면서 상기 제2 중간층의 일부분을 노출하도록 구성된 제3 개구부를 갖는 적층 단계와,
    다른 증착 가스로부터 발생된 다른 플라즈마에 의하여 상기 노출된 제2 중간층을 에칭함으로써 상기 처리 대상층의 다른 부분을 노출시킴과 더불어, 상기 제3 개구부의 측면에 재료를 증착하는 제2 재료 증착 단계와,
    상기 처리 대상층의 상기 다른 노출부를 에칭하는 제2 에칭 단계
    를 포함하는 기판 처리 방법.
  9. 순차로 적층된 처리 대상층, 중간층 및 마스크층을 적어도 포함하며, 상기 마스크층은 상기 중간층의 일부분을 노출시키도록 구성된 개구부를 포함하는, 기판을 처리하는 기판 처리 방법으로서,
    상기 처리 대상층이 노출되도록 상기 중간층의 노출부에 두께 방향으로 이방성 에칭을 가하는 중간층 이방성 에칭 단계와,
    상기 중간층의 폭을 좁히도록, 상기 이방성 에칭에 의하여 노출된 상기 중간층의 측면에 등방성 에칭을 가하는 중간층 등방성 에칭 단계와,
    상기 마스크층을 제거하는 마스크층 제거 단계와,
    상기 처리 대상층의 노출부와 상기 좁혀진 폭을 갖는 중간층의 노출부를 커버하도록 구성된 커버층을 형성하는 커버층 형성 단계와,
    상기 좁혀진 폭을 갖는 중간층만을 노출하도록 상기 커버층을 소정량 제거하는 커버층 제거 단계와,
    상기 처리 대상층이 부분적으로 노출되도록, 상기 노출된 중간층만을 선택적으로 제거하는 중간층 제거 단계와,
    상기 노출된 처리 대상층에 이방성 에칭을 두께 방향으로 가하는 처리 대상층 에칭 단계
    를 포함하며,
    상기 중간층 등방성 에칭 단계를 시작할 때는, 상기 중간층 상에는 상기 마스크층이 소정 두께 남아 있는 기판 처리 방법.
  10. 제9항에 있어서,
    상기 중간층은 실리콘을 포함하는 층이며, 플루오르화 수소 가스 및 암모니아 가스를 사용하는 COR(Chemical Oxide Removal) 처리가 상기 실리콘을 포함하는 층에 가해지는 기판 처리 방법.
  11. 순차로 적층된 처리 대상층, 제1 중간층, 제2 중간층, 제3 중간층 및 마스크층을 적어도 포함하며, 상기 마스크층은 상기 제3 중간층의 일부분을 노출하도록 구성된 개구부를 포함하는, 기판을 처리하는 기판 처리 방법으로서,
    증착 가스로부터 발생된 플라즈마에 의하여 상기 제3 중간층의 노출부를 에칭함으로써 상기 제2 중간층의 일부분이 노출됨과 더불어, 상기 개구부의 측면에 재료를 증착하는 재료 증착 단계와,
    상기 처리 대상층이 노출되도록 상기 마스크층의 개구부를 통하여, 상기 제2 중간층의 노출부 및 제1 중간층에, 두께 방향으로 이방성 에칭을 가하는 중간층 이방성 에칭 단계와,
    상기 제2 중간층의 폭을 좁히기 위하여, 이방성 에칭에 의하여 노출된 상기 제2 중간층의 측면에 등방성 에칭을 가하는 중간층 등방성 에칭 단계와,
    상기 마스크층과 상기 제3 중간층을 제거하는 제3 중간층 제거 단계와,
    상기 노출된 처리 대상층, 상기 제1 중간층 및, 상기 좁혀진 폭을 갖는 제2 중간층을 커버하도록 구성된 커버층을 형성하는 커버층 형성 단계와,
    상기 좁혀진 폭의 제2 중간층만이 노출되도록 상기 커버층을 소정량 제거하는 커버층 제거 단계와,
    상기 제1 중간층이 부분적으로 노출되도록, 상기 노출된 제2 중간층만을 선택적으로 제거하는 제2 중간층 제거 단계와,
    상기 처리 대상층이 노출되도록, 상기 노출된 제1 중간층에, 두께 방향으로 이방성 에칭을 가하는 제1 중간층 에칭 단계와,
    상기 커버층으로 커버된 상기 처리 대상층이 노출되도록 상기 커버층을 완전히 제거하는 커버층 완전 제거 단계와,
    상기 제1 중간층 에칭 단계와 상기 커버층 제거 단계에서 노출된 처리 대상층에, 두께 방향으로 이방성 에칭을 가하는 처리 대상층 에칭 단계
    를 포함하며,
    상기 중간층 등방성 에칭 단계가 시작할 때는, 적어도 상기 제3 중간층이 상기 제2 중간층 위에 소정 두께 남아있는 기판 처리 방법.
  12. 제11항에 있어서,
    상기 제2 중간층은 실리콘을 포함하는 층이며, 상기 중간층 등방성 에칭 단계에서, 플루오르화 수소 가스 및 암모니아 가스를 사용하는 COR 처리를 상기 실리콘을 포함하는 층에 가하는 기판 처리 방법.
  13. 순차로 적층된 처리 대상층, 제1 중간층, 제2 중간층, 제3 중간층 및 마스크층을 적어도 포함하며, 상기 마스크층은 상기 제3 중간층의 일부분이 노출되도록 구성된 개구부를 포함하는, 기판을 처리하는 기판 처리 방법으로서,
    상기 마스크층 및 상기 제3 중간층의 노출부를 커버하도록 등방성 방식으로 제1 커버층을 형성하는 제1 커버층 형성 단계와,
    상기 개구부의 측면에는 상기 제1 커버층을 남아있게 하면서, 상기 제3 중간층이 다시 노출되도록, 상기 제1 커버층에, 두께 방향으로 이방성 에칭을 가하는 제1 커버층 에칭 단계와,
    상기 처리 대상층을 노출시키고 상기 마스크층을 제거하도록, 상기 노출된 제3 중간층, 상기 제2 중간층 및 상기 제1 중간층에, 상기 마스크층의 개구부를 통하여 두께 방향으로 이방성 에칭을 가하는 중간층 이방성 에칭 단계와,
    상기 제2 중간층의 폭을 좁히도록, 상기 이방성 에칭에 의하여 노출된, 상기 제2 중간층의 표면에 등방성 에칭을 가하는 중간층 등방성 에칭 단계와,
    상기 제3 중간층을 제거하는 제3 중간층 제거 단계와,
    상기 노출된 처리 대상층, 상기 제1 중간층, 및 상기 좁혀진 폭을 갖는 제2 중간층을 커버하도록 제2 커버층을 형성하는 제2 커버층 형성 단계와,
    상기 좁혀진 폭을 갖는 제2 중간층만이 노출되도록 상기 제2 커버층을 소정량 제거하는 제2 커버층 제거 단계와,
    상기 제1 중간층이 부분적으로 노출되도록, 상기 노출된 제2 중간층만을 선택적으로 제거하는 제2 중간층 제거 단계와,
    상기 처리 대상층이 노출되도록, 상기 노출된 제1 중간층에, 두께 방향으로 이방성 에칭을 가하는 제1 중간층 에칭 단계와,
    상기 제2 커버층으로 커버된 상기 처리 대상층이 노출되도록 상기 제2 커버층을 완전히 제거하는 제2 커버층 완전 제거 단계와,
    상기 제1 중간층 에칭 단계와 상기 제2 커버층 완전 제거 단계에서 노출된 처리 대상층에, 두께 방향으로 이방성 에칭을 가하는 처리 대상층 에칭 단계
    를 포함하며,
    상기 중간층 등방성 에칭 단계가 시작될 때에는 상기 제2 중간층 위에는 적어도 상기 제3 중간층이 소정 두께 남아 있는 기판 처리 방법.
  14. 제13항에 있어서,
    상기 제2 중간층은 실리콘을 포함하는 층이며, 상기 중간층 등방성 에칭 단계에서는, 플루오르화 수소 가스 및 암모니아 가스를 사용하는 COR 처리가 상기 실리콘을 포함하는 층에 가해지는 기판 처리 방법,
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