JP2006303496A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ゲート電極近傍の過度のエッチングを抑制する方法を提供する。
【解決手段】 パターニングすべき膜４３，４４が形成された基板の上にアモルファスカーボン膜４６を形成する。アモルファスカーボン膜４６の表面上に所定の領域にパターニングされたレジストパターン４７を形成する。レジストパターン４７をマスクとして、アモルファスカーボン膜と、パターニングすべき膜の少なくとも下層部分４３を残して一部上層部分をエッチングする。その後、レジストパターン４７を除去する。さらに、アモルファスカーボン膜４６をマスクとして、パターニングすべき膜の少なくとも下層部分４３を選択的にエッチングする。
【選択図】 図８

Description

本発明は、アモルファスカーボン（ａ−Ｃ：Ｈ）を用いた半導体装置の製造方法に関し、特に、フォトレジスト膜の露光時の反射防止膜としてａ−Ｃ：Ｈを使用する半導体装置の製造方法に関する。

ここで、ａ−Ｃ：Ｈとは、炭素と水素を含む炭化水素系化合物をいい、炭素の結晶構造に近いものから有機物に近いものまでを含む。

従来技術について、図６、図７を参照して説明する。図６（Ａ）に示すように、シリコン基板２０の表面にフィールド酸化膜２１が形成され活性領域が画定されている。シリコン基板２０表面の活性領域には、ゲート絶縁膜２２が形成されている。ゲート絶縁膜２２及びフィールド酸化膜２１の上には、アモルファスＳｉ、ポリシリコン、シリサイド等の導電性膜２３、２４が形成されている。導電性膜２４の上には、ＳｉＯ_２ 膜等の絶縁膜２５が形成されている。

絶縁膜２５の上に、フォトレジスト膜２６が塗布され、その上にＳＯＧ等の絶縁膜２７が塗布されている。絶縁膜２７の上には、ゲート電極を形成すべき領域にレジストパターン２８が形成されている。

図６（Ｂ）に示すように、レジストパターン２８をマスクとして、絶縁膜２７を選択的にドライエッチングする。エッチング後、レジストパターン２８を除去する。

図６（Ｃ）に示すように、絶縁膜２７をマスクとしてレジスト膜２６を選択的にドライエッチングする。図７（Ａ）に示すように、レジスト膜２６をマスクとして絶縁膜２５を選択的にドライエッチングする。このとき、レジスト膜２６上の絶縁膜２７も同時に除去される。

図７（Ｂ）に示すように、レジスト膜２６をマスクとして導電膜２３、２４をドライエッチングし、ゲート電極を形成する。このとき、図６（Ｃ）の工程でレジスト膜２６をエッチングする際の寸法のばらつきが大きいと、ゲート長の精度が不安定になる。

一方、図７（Ｂ）の矢印で示すように、レジスト膜２６の側面でイオンが反射され、ゲート電極近傍の基板表面に衝突する。この反射されたイオンにより、ゲート電極近傍の基板表面が局所的にエッチングされる。ゲート電極近傍の過度のエッチングを抑制するためにゲート絶縁膜露出後直ちにエッチングを停止すると、フィールド酸化膜２１の端面に導電性膜の領域２３ａが残る。この導電性膜の領域２３ａが残ると、半導体素子間、またはソース／ドレイン間のリーク電流の原因になる。

図７（Ｃ）に示すように、導電性膜の領域２３ａを完全に除去しようとすると、ゲート電極近傍が過度にエッチングされ、溝２９が形成される。図７（Ｄ）に示すように、ゲート電極部分をマスクとしてイオン注入を行い、ソース領域３０及びドレイン領域３１を形成する。なお、ゲート電極部分にサイドウォールを形成して再度イオン注入を行い、ＬＤＤ構造としてもよい。次に、層間絶縁膜３２を形成し、ソース領域３０及びドレイン領域３１の部分にコンタクトホールを形成し、ソース電極３３、ドレイン電極３４を形成する。

図７（Ｄ）のＭＯＳＦＥＴでは、ソース領域３０とドレイン領域３１のゲート電極近傍に溝２９が形成されているため、ドレイン電流が流れない。このように、レジスト膜２６の側面からのイオンの反射が原因となり、素子不良が発生する。

上述のように、レジスト膜２６の側面でイオンが反射されて、その近傍の基板表面がダメージを受ける。

本発明の目的は、基板表面の受けるダメージを抑制する方法を提供することである。

本発明の一観点によると、
パターニングすべき膜が形成された基板の上にアモルファスカーボン膜を形成する工程と、
前記アモルファスカーボン膜の表面上に所定の領域にパターニングされたレジストパターンを形成する工程と、
前記レジストパターンをマスクとして、前記アモルファスカーボン膜と、前記パターニングすべき膜の少なくとも下層部分を残して一部上層部分をエッチングする第１エッチング工程と、
前記レジストパターンを除去する工程と、
前記アモルファスカーボン膜をマスクとして、前記パターニングすべき膜の少なくとも下層部分を選択的にエッチングする第２エッチング工程と
を含む半導体装置の製造方法が提供される。

第２エッチング工程でレジストパターンをマスクとして使用しないため、レジスト膜の側面からのイオンの反射がない。このため、イオンの反射による基板表面のダメージの発生を防止することができる。

図１を参照して、本発明の実施例の原理について説明する。図１は、レジスト膜内の光の強度を示す。反射率の高い高反射基板１の上に、透明膜２、ａ−Ｃ：Ｈ膜３、レジスト膜４がこの順番に形成されている。レジスト膜４の表面から光が入射するとａ−Ｃ：Ｈ膜３、透明膜２、高反射基板１の表面で光が反射し、レジスト膜４内で入射光と反射光が重なり合う。通常、入射光と反射光の振幅は異なるため、レジスト膜４内の光の強度が完全に０になる点は無く、図１１に示すように半波長の周期で最大と最小が繰り返される。

光の強度が場所の関数として周期的に変化することは、レジスト膜内に定在波が形成されていることを示している。この光の強度の平均をＩ_ａｖｅ 、強度変化の振幅をＩδとしたとき、レジスト膜４内の定在波の大きさＩ_ｓｗを平均光強度で規格化して、Ｉ_ｓｗ＝Ｉδ／Ｉ_ａｖｅと定義する。例えば、入射光と反射光との振幅が等しければレジスト膜４内には完全な定在波が発生するため、Ｉδ＝Ｉ_ａｖｅ となり、定在波の大きさＩ_ｓｗは１となる。また、入射光のみで反射波がなければＩδ＝０となるため、定在波の大きさＩ_ｓｗは０となる。すなわち、下地からの反射が小さければ定在波の大きさＩ_ｓｗは小さくなる。

定在波の大きさＩ_ｓｗが小さくなれば反射光強度従ってハレーションの大きさも小さくなり、より微細なパターンを高精度に露光することができる。図２は、透明膜の、膜厚と反射防止膜の膜厚に対する定在波の大きさＩ_ｓｗの変化を示す。横軸は透明膜の膜厚を単位Åで表し、縦軸はａ−Ｃ：Ｈ膜の膜厚を単位Åで表す。各曲線に対応して示した数字は定在波の大きさＩ_ｓｗを示す。なお、図は、露光波長が３６５ｎｍであって、高反射基板１として複素屈折率が２．９４−２．６６ｉの下地ＷＳｉ層、透明膜２として屈折率が１．４８の高温酸化膜（ＨＴＯ膜）、ａ−Ｃ：Ｈ膜３の複素屈折率を１．５８−０．７５２ｉ、レジスト膜４の複素屈折率を１．６５−０．０２ｉとしたときのシミュレーション結果を示す。ここで、ｉは虚数単位を表す。

図２から、透明膜が約４００Å、ａ−Ｃ：Ｈ膜が約３００Åのとき定在波の大きさが極小となることがわかる。図３は、ａ−Ｃ：Ｈ膜の膜厚を３００Åに固定し、透明膜の膜厚を変化させたとき、及び透明膜の膜厚を４００Åに固定し、ａ−Ｃ：Ｈ膜の膜厚を変化させたときの定在波の大きさを示す。横軸はａ−Ｃ：Ｈ膜または透明膜の膜厚を単位Åで表し、縦軸は定在波の大きさＩ_ｓｗを表す。図中の○は、ａ−Ｃ：Ｈ膜の厚さを３００Åに固定した場合の透明膜の膜厚に対応する定在波の大きさ、●は透明膜の膜厚を４００Åに固定した場合のａ−Ｃ：Ｈ膜の膜厚に対する定在波の大きさを示す。ａ−Ｃ：Ｈ膜の厚さが３００Å、透明膜の厚さが４００Åのとき定在波の大きさＩ_ｓｗが０．０５となり、最小となることがわかる。

線幅０．３μｍのパターンを形成する場合には、寸法のばらつきを線幅の１０％すなわち０．０３μｍ以内に抑えることが好ましい。このためには、定在波の大きさを０．２以下にすることが望まれる。定在波の大きさを０．２以下にするためには、ａ−Ｃ：Ｈ膜の厚さが３００Åのとき透明膜の厚さを２５０〜５５０Åとすればよい。また、透明膜の厚さが４００Åのときａ−Ｃ：Ｈ膜の厚さを２１０〜４５０Åとすればよい。さらに好ましくは、ａ−Ｃ：Ｈ膜の膜厚及び透明膜の膜厚がそれぞれ３００Å、４００Åの±２０％以内、すなわち、定在波の大きさの極小値を与える膜厚から±２０％以内の膜厚とすればよい。

上記シミュレーションでは、透明膜の複素屈折率の虚数部（消衰係数）が０である場合を考えたが、消衰係数が０．２以下の膜であれば実質的に透明膜と考えることができる。また、反射防止膜として消衰係数が０．７５２のａ−Ｃ：Ｈ膜を考えたが、消衰係数が０．３以上の膜であれば反射防止膜として使用することができる。

次に、上記考察に基づいた実施例について説明する。高反射基板として複素屈折率２．９４−２．６６ｉのＷＳｉ表面の基板、反射防止膜として複素屈折率１．５８−０．７５ｉ、厚さ３００Åのａ−Ｃ：Ｈ膜、レジスト膜として複素屈折率１．６５−０．０２ｉ、厚さ０．７６μｍのノボラック系レジスト膜を使用したサンプルについてレジスト膜のパターニングを行った。比較のため、透明膜の厚さが１０００Åのサンプルについてもパターニングを行った。

図４（Ａ）、（Ｂ）は、それぞれ透明膜の厚さを１０００Åとした場合、及びａ−Ｃ：Ｈ膜の厚さを３００Å、透明膜の厚さを４００Åとし最適化した場合のレジスト膜パターニング後の基板表面のＳＥＭ写真のスケッチを示す。

図４（Ａ）、（Ｂ）に示すように透明膜１０の上に、斜面１２ａまたは１２ｂ、上面１１ａまたは１１ｂが現れた直線状のレジストパターンが図の縦方向に形成されている。なお、図の横方向には、基板表面に段差が形成されている。

図４（Ａ）では、上面１１ａの形状に示されるように基板表面の段差部分で線幅が太くなったり細くなったりしている。また、ａ−Ｃ：Ｈ膜及び透明膜の厚さを最適化した図４（Ｂ）では、基板表面の段差に関係なく線幅はほぼ一定である。

図２、図３では露光波長が３６５ｎｍのｉ線の場合について示したが、露光波長が異なれば最適な膜厚も異なる。例えば、露光波長が２４８ｎｍの場合には、同様のシミュレーションより、アモルファスカーボン膜の厚さが２００〜５００Å、ＳｉＯ_２ 膜の厚さが５０〜３００Åもしくは７００〜１１００Åである場合に、定在波の大きさを小さくできることが導出される。

このように、ａ−Ｃ：Ｈ膜と透明膜の膜厚を最適に選ぶことにより、下地基板の段差に無関係に微細パターンの線幅をほぼ一定に形成することができる。なお、上記実施例では、反射防止膜としてａ−Ｃ：Ｈ膜、透明膜としてＳｉＯ_２ 膜を使用した場合について説明したが、その他の材料を使用してもよい。例えば、反射防止膜としてＨを含まないまたはわずかしか含まないカーボン膜を使用してもよい。また、透明膜として屈折率が１．４８〜２．０のＰＳＧ、ＢＳＧ、ＢＰＳＧ等のＳｉＯ_２ を主成分とする無機ガラス、屈折率が約２のＳｉＮ膜等を使用してもよい。この場合には、各材料の複素屈折率に応じて最適の膜厚とすればよい。

次に、カーボン膜あるいはａ−Ｃ：Ｈ膜をエッチングする技術について説明する。図５は、スパッタリングにより作成したカーボン膜とレジスト膜とをマイクロ波プラズマのダウンフローにより剥離する場合の温度に対するアッシング速度の関係を示す。横軸は温度の逆数を単位１０００／Ｋで表し、縦軸はアッシング速度を単位Å／ｍｉｎで表す。図の実線ａはスパッタカーボン膜のアッシング速度、実線ｂはレジスト膜のアッシング速度を示す。

ここで、レジスト膜は、ｉ線用レジスト（ＺＩＲ−９１００）を使用した。また、アッシングは、アッシングガスとしてＯ_２ を１０００ｓｃｃｍ流し、圧力１．０Ｔｏｒｒ、マイクロ波電力１．０ｋＷの条件で行った。

グラフから、カーボン膜を有為な速度で剥離するためには、７０℃程度以上とする必要があることがわかる。また、半導体プロセスとして１００Å／ｍｉｎさらにスループット向上を考えると５００Å／ｍｉｎ程度のアッシング速度が好ましいことを考慮すると、基板温度は約１５０℃以上、さらに好ましくは２００℃以上であることが望ましい。また、４５０℃以上では、反射防止膜としてのカーボンが膜として存在しなくなるため、基板温度は４５０℃以下とする必要がある。

なお、Ａｌ配線を用いた場合には、アッシングは、例えばＯ_２ ガスを１０００ｓｃｃｍ、ＣＦ_４ ガスを６０ｓｃｃｍ流し、圧力１．０Ｔｏｒｒ、マイクロ波電力１．０ｋＷで行う必要がある。この場合、まず３０℃程度の低温でレジスト膜を剥離し、その後基板を加熱してカーボン膜を剥離することが好ましい。最初から基板を加熱するとサイドウォールフェンスが残るためである。なお、３０℃程度ではカーボン膜は剥離できない。

図５では、Ｏ_２ ガスを用いマイクロ波プラズマのダウンフローによりカーボン膜を剥離する場合について示したが、ＲＩＥ、電子サイクロトロン共鳴エッチング（ＥＣＲ）等でカーボン膜を除去する場合にも基板を加熱することによりエッチング速度を増加することができる。

例えば、エッチングガスとしてＯ_２ ガスを１５０ｓｃｃｍ流し、圧力０．２Ｔｏｒｒ、高周波電力１５０Ｗの条件でＲＩＥによりエッチングしてもよい。または、エッチングガスとしてＣＦ_４ ／ＣＨＦ_３ をそれぞれ５０ｓｃｃｍずつ流し、圧力０．０５Ｔｏｒｒ、高周波電力３５０Ｗの条件でＲＩＥによりエッチングしてもよい。この条件では、カーボン膜の下にＳｉＯ_２ 膜がある場合に、ＳｉＯ_２膜も同時にエッチングすることができる。

または、エッチングガスとしてＳＦ_６ ／Ｎ_２ をそれぞれ４０ｓｃｃｍ／４０ｓｃｃｍ流し、圧力０．０５Ｔｏｒｒ、高周波電力３５０Ｗの条件でＲＩＥによりエッチングしてもよい。この条件では、カーボン膜の下にブランケットタングステン膜（Ｂ−Ｗ膜）がある場合に、Ｂ−Ｗ膜も同時にエッチングすることができる。これらの条件においても、基板温度を７０℃〜４５０℃とすることが好ましい。

なお、エッチングガスとして、上記以外のＮＦ_３ 等のフッ素化合物ガス、Ｂｒ_２ 、Ｉ_２ 等のハロゲンガス、ＣＯ、ＣＯ_２ 等の酸素を含むガス、あるいはこれらの混合ガスを用いてもよい。

また、エッチングガスとしてＣｌ_２ ／ＢＣｌ_３ をそれぞれ４０ｓｃｃｍ／６０ｓｃｃｍ流し、圧力４．０ｍＴｏｒｒ、マイクロ波電力８００Ｗ、高周波電力１５０Ｗの条件でＥＣＲによりカーボン膜をエッチングしてもよい。なお、この場合は、基板温度を１００℃〜４５０℃とすることが好ましい。この条件でエッチングすることにより、カーボン膜の下にＡｌ膜がある場合に、Ａｌ膜も同時にエッチングすることができる。

次に、反射防止膜として使用したａ−Ｃ：Ｈ膜をエッチングマスクとしても使用することにより、ＲＩＥ時のレジスト膜側面からのイオンの反射による基板表面の局所的ダメージを防止する方法について説明する。

従来は、図６及び図７を参照して説明したように、ゲート電極近傍の基板表面が局所的にエッチングされるという問題があった。

次に、図８、図９を参照して本発明の実施例について説明する。図８（Ａ）に示すように、シリコン基板４０の表面にフィールド酸化膜４１が形成され活性領域が画定されている。シリコン基板４０表面の活性領域には、ゲート絶縁膜４２が形成されている。ゲート絶縁膜４２及びフィールド酸化膜４１の上には、アモルファスＳｉからなる導電性膜４３、ＷＳｉからなる導電性膜４４が積層して形成されている。導電性膜４４の上には、ＳｉＯ_２ 膜等の絶縁膜４５が形成されている。

絶縁膜４５の上に、ａ−Ｃ：Ｈ膜４６が形成されている。ａ−Ｃ：Ｈ膜４６の上には、ゲート電極を形成すべき領域にレジストパターン４７が形成されている。

図８（Ｂ）に示すように、レジストパターン４８をマスクとして、ａ−Ｃ：Ｈ膜４６、絶縁膜４５を選択的にドライエッチングする。エッチング条件はＣＦ_４／ＣＨＦ_３ ／Ａｒガスの流量がそれぞれ６０／１０／４００ｓｃｃｍ、圧力５００ｍＴｏｒｒ、入力電力５００Ｗである。

図８（Ｃ）に示すように、さらにレジストパターン４７をマスクとして、塩素系ガスを用いて導電性膜４４を選択的にドライエッチングする。このとき、時間制御等により導電性膜４３の表面でエッチングを停止する。

図９（Ａ）に示すように、ａ−Ｃ：Ｈ膜４６上のレジストパターン４７を除去する。図９（Ｂ）に示すように、ａ−Ｃ：Ｈ膜４６をマスクとして導電性膜４３をドライエッチングし、ゲート電極を形成する。このとき、エッチングの入力高周波電力を下げエッチング速度を下げると共に、ゲート絶縁膜４２と導電性膜４３の選択性を上げてエッチングを行う。エッチング後、ａ−Ｃ：Ｈ膜４６を除去する。

図９（Ｃ）に示すように、ゲート電極部分をマスクとしてイオン注入を行い、ソース領域４９及びドレイン領域５０を形成する。なお、ゲート電極部分にサイドウォールを形成して再度イオン注入を行い、ＬＤＤ構造としてもよい。次に、層間絶縁膜４８を形成し、ソース領域４９及びドレイン領域５０部分にコンタクトホールを設け、ソース電極５１、ドレイン電極５２を形成する。

本実施例によると、図９（Ｂ）の工程で、レジスト膜をマスクとして使用しないため、レジスト膜の側面からのイオンの反射がない。このため、基板表面のゲート電極近傍が過度にエッチングされることを防止できる。また、ゲート電極近傍の局所的なダメージがないため、フィールド酸化膜４１端面の導電性膜４３も完全に除去することができる。

集積回路の微細化が進んだ今日の半導体プロセスにおいては、フォトリソグラフィ時の重ね合わせの精度が非常に厳しくなっている。重ね合わせの精度が基準値以下の場合には、レジストパターンを剥離して再度パターニングする。レジストに化学増幅型ネガレジストを使用する場合は、通常、レジストの剥離に酸素プラズマアッシングを用いる。

しかし、ａ−Ｃ：Ｈ膜上の化学増幅型ネガレジストをこの方法で剥離すると、少なくとも一部のａ−Ｃ：Ｈ膜も同時に剥離されてしまう。ａ−Ｃ：Ｈ膜に痕跡が残ると、ａ−Ｃ：Ｈ膜を堆積する工程からやり直さなければならず手戻りが大きい。このため、ａ−Ｃ：Ｈ膜を剥離せず、化学増幅型ネガレジストのみを剥離する方法が望まれている。

以下に、ａ−Ｃ：Ｈ膜上の化学増幅型ネガレジストを剥離する実施例について説明する。
ａ−Ｃ：Ｈ膜上に化学増幅型ネガレジストを形成し、コンク硫酸と１．３重量％の過酸化水素水溶液の混合液を使用して化学増幅型ネガレジストを除去した。このエッチャントによるａ−Ｃ：Ｈ膜のエッチング速度は、１．５Å／ｍｉｎ程度で実質的に無視できる値であった。一方、化学増幅型ネガレジストは１〜３分程度で全て剥離することができた。

ａ−Ｃ：Ｈ膜が露出した部分は、１〜３分間エッチャントに晒されるが、この時間にエッチングされる膜厚は約１．５〜４．５Å程度である。通常ａ−Ｃ：Ｈ膜を反射防止膜として使用する場合、その膜厚は約２００Å以上である。従って、４．５Åエッチングされたとしても全体の膜厚の２％程度であり、反射防止膜としての機能に支障はない。

なお、エッチャントとしては、コンク硫酸のみを使用してもよい。また、１．３重量％の過酸化水素水溶液の割合が２０％以下であれば同様の効果を得ることができる。また、エッチャントとして水酸化アンモニウム、ヒドラジン系化合物、テトラメチルアンモニウムハイドロオキサイド等のアルカリ溶液を使用してもよい。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

レジスト膜内の光の強度を説明するための基板の断面図である。 レジスト膜内の定在波の大きさを示すグラフである。 レジスト膜内の定在波の大きさを示すグラフである。 基板表面に形成されたレジストパターンを示すための基板表面のＳＥＭ写真をスケッチした基板平面図である。 ａ−Ｃ：Ｈ膜のアッシング速度を示すグラフである。 従来例によるＭＯＳＦＥＴの製造方法を説明するための基板の断面図である。 従来例によるＭＯＳＦＥＴの製造方法を説明するための基板の断面図である。 本発明の実施例によるＭＯＳＦＥＴの製造方法を説明するための基板の断面図である。 本発明の実施例によるＭＯＳＦＥＴの製造方法を説明するための基板の断面図である。

符号の説明

１ 高反射基板
２ 透明膜
３ ａ−Ｃ：Ｈ膜
４ レジスト膜
１０ 透明膜
１１ａ、１１ｂ レジストパターンの上面
１２ａ、１２ｂ レジストパターンの斜面
２０、４０ シリコン基板
２１、４１ フィールド酸化膜
２２、４２ ゲート絶縁膜
２３、２４、４３、４４ 導電性膜
２５、２７、４５ 絶縁膜
２６ レジスト膜
２８、４７ レジストパターン
２９ 溝
３０、４９ ソース領域
３１、５０ ドレイン領域
３２、４８ 層間絶縁膜
３３、５１ ソース電極
３４、５２ ドレイン電極
４６ ａ−Ｃ：Ｈ膜

Claims (3)

1. パターニングすべき膜が形成された基板の上にアモルファスカーボン膜を形成する工程と、
   前記アモルファスカーボン膜の表面上に所定の領域にパターニングされたレジストパターンを形成する工程と、
   前記レジストパターンをマスクとして、前記アモルファスカーボン膜と、前記パターニングすべき膜の少なくとも下層部分を残して一部上層部分をエッチングする第１エッチング工程と、
   前記レジストパターンを除去する工程と、
   前記アモルファスカーボン膜をマスクとして、前記パターニングすべき膜の少なくとも下層部分を選択的にエッチングする第２エッチング工程と
   を含む半導体装置の製造方法。
2. 前記第２エッチング工程は、前記第１エッチング工程と異なるエッチング条件で、前記下層部分をエッチングする工程を含む請求項１に記載の半導体装置の製造方法。
3. 前記エッチングすべき膜は、下層と、該下層とエッチング特性の異なる上層を含んで構成されており、
   前記第１エッチング工程は、前記上層をエッチングし、前記下層をほとんどエッチングしないエッチング条件で行い、
   前記第２エッチング工程は、前記下層をエッチングするエッチング条件で行う請求項２に記載の半導体装置の製造方法。

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