KR100525106B1 - 반도체 장치의 스토로지 노드 패턴 형성 방법 - Google Patents

반도체 장치의 스토로지 노드 패턴 형성 방법 Download PDF

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Abstract

반도체 장치의 스토로지 노드 패턴 형성 방법이 개시된다. 스토로지 노드 콘택 패드를 갖는 기판 상에 절연막으로서 산화막을, 하드 마스크막으로서 폴리 실리콘막을 순차적으로 형성한다. 그리고, 상기 하드 마스크막을 식각하여 입구 부위로부터 저면 부위로 내려갈수록 넓어지는 선폭의 제1콘택홀을 갖는 하드 마스크막 패턴을 형성하고, 계속해서 상기 하드 마스크막 패턴을 식각 마스크로 사용하여 상기 절연막을 식각하여 상기 스토로지 노드 콘택 패드를 노출시킴과 아울러 입구 부위로부터 저면 부위로 내려갈수록 좁아지는 선폭의 제2콘택홀을 갖는 절연막 패턴을 형성한다. 이에 따라, 상기 하드 마스크막 패턴 및 절연막 패턴으로 이루어지는 스토로지 노드 패턴이 형성된다.

Description

반도체 장치의 스토로지 노드 패턴 형성 방법{method for forming a storage node pattern in a semiconductor device}
본 발명은 반도체 장치의 스토로지 노드 패턴 형성 방법에 관한 것으로서, 보다 상세하게는 커패시터의 스토로지 노드를 정의하기 위한 패턴을 형성하는 방법에 관한 것이다.
반도체 장치가 고집적화 및 고속화됨에 따라 미세 패턴의 형성이 요구되고 있으며, 각 패턴들의 폭(width) 뿐만 아니라 패턴과 패턴 사이의 간격(space)도 현저하게 감소하고 있다. 따라서, 커패시터의 스토로지 노드를 정의하기 위한 패턴 즉, 스토로지 노드 패턴 사이의 간격도 계속적으로 줄어들고 있다.
도 1은 종래의 방법에 따라 형성한 반도체 장치의 스토로지 노드 패턴을 설명하기 위한 단면도이다.
도 1을 참조하면, 스토로지 노드 패턴은 스토로지 노드 콘택 패드(14)를 노출시키는 산화막 패턴(10) 및 폴리 실리콘막 패턴(12)을 포함한다. 이때, 폴리 실리콘막 패턴(12)의 경우에는 입구 부위로부터 저면 부위로 내려갈수록 좁아지는 선폭의 제1콘택홀(12a)을 갖는다. 그리고, 산화막 패턴(10)의 경우에는 18,000Å 이상의 높이를 갖고, 입구 부위로부터 아래로 내려갈수록 넓어지다가 저면 부위로 내려갈수록 다시 좁아지는 선폭의 제2콘택홀(10a)을 갖는다. 때문에, 스토로지 노드 패턴 사이의 간격이 협소할 경우 산화막 패턴(10a)의 가운데 부위에서 브릿지(bridge)가 발생할 수도 있다. 이는, 산화막 패턴(10a)을 형성하기 위한 식각시 저면 부위로 내려갈수록 좁아지는 선폭의 제2콘택홀(12a)을 갖는 폴리 실리콘막 패턴(12)을 식각 마스크로 사용하기 때문이다.
그러나, 스토로지 노드 패턴 사이의 간격을 많이 확보하기 위하여 산화막 패턴(10)의 제2콘택홀(10a)의 선폭을 다소 협소하게 형성할 경우에는 커패시터의 축적 용량에 지장을 주기 때문에 바람직하지 않다.
따라서, 종래의 방법으로는 스토로지 노드 패턴을 미세한 간격으로 형성하는 용이하지 않을 뿐만 아니라 원하는 축적 용량의 구현이 가능한 스토로지 노드 패턴의 형성이 용이하지 않다.
미설명 부호 20은 기판, 22는 트렌치 소자 분리막, 24는 게이트 전극, 26은 랜딩 플러그, 28은 층간 절연막, 30은 비트 라인을 나타낸다.
본 발명의 목적은 미세한 간격으로 형성이 가능하고, 원하는 축적 용량의 구현이 가능한 스토로지 노드 패턴을 형성하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 스토로지 노드 패턴을 형성하는 제1방법은,
스토로지 노드 콘택 패드를 갖는 기판 상에 절연막 및 하드 마스크막을 순차적으로 형성하는 단계;
상기 하드 마스크막을 식각하여 입구 부위로부터 저면 부위로 내려갈수록 넓어지는 선폭의 제1콘택홀을 갖는 하드 마스크막 패턴을 형성하는 단계; 및
상기 하드 마스크막 패턴을 식각 마스크로 사용하여 상기 절연막을 식각하여 상기 스토로지 노드 콘택 패드를 노출시킴과 아울러 입구 부위로부터 저면 부위로 내려갈수록 좁아지는 선폭의 제2콘택홀을 갖는 절연막 패턴을 형성하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 스토로지 노드 패턴을 형성하는 제2방법은,
스토로지 노드 콘택 패드를 갖는 기판 상에 산화막 및 폴리 실리콘막을 순차적으로 형성하는 단계;
상기 폴리 실리콘막 상에 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 폴리 실리콘막을 식각하여 입구 부위로부터 저면 부위로 내려갈수록 넓어지는 선폭의 제1콘택홀을 갖는 폴리 실리콘막 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 제거하는 단계; 및
상기 폴리 실리콘막 패턴을 식각 마스크로 사용하여 상기 산화막을 식각하여 상기 스토로지 노드 콘택 패드를 노출시킴과 아울러 입구 부위로부터 저면 부위로 내려갈수록 좁아지는 선폭의 제2콘택홀 갖는 산화막 패턴을 형성하는 단계를 포함한다.
이와 같이, 본 발명에 의하면 하드 마스크막 패턴으로 형성되는 폴리 실리콘막 패턴을 입구 부위로부터 저면 부위로 내려갈수록 넓어지는 선폭의 제1콘택홀을 갖도록 형성한다. 이에 따라, 상기 하드 마스크막 패턴을 식각 마스크로 이용하여 형성하는 절연막 패턴 즉, 산화막 패턴을 입구 부위로부터 저면 부위로 내려갈수록 좁아지는 선폭의 제2콘택홀을 갖도록 형성할 수 있다. 따라서, 미세한 간격으로 스토로지 노드 패턴을 형성할 수 있을 뿐만 아니라 제2콘택홀이 충분한 선폭을 갖기 때문에 원하는 축적 용량을 갖는 커패시터의 구현이 가능하다.
이하, 본 발명에 대하여 상세하게 설명한다.
먼저, 스토로지 노드 콘택 패드를 갖는 기판을 마련한다. 그리고, 상기 기판 상에 절연막을 형성한다. 이때, 상기 절연막은 산화막으로서 플라즈마 증대-테오스(PE-TEOS)막인 것이 바람직하다. 아울러, 상기 절연막은 충분한 축적 용량을 갖는 커패시터를 구현하기 위하여 그 높이를 약 18,000Å 이상을 갖도록 형성하는데, 바람직하게는 약 24,000Å을 갖도록 형성한다. 이어서, 상기 절연막 상에 하드 마스크막을 형성한다. 이때, 상기 하드 마스크막은 폴리 실리콘막인 것이 바람직하다.
이어서, 상기 하드 마스크막을 식각한다. 상기 하드 마스크막의 식각에서는 포토레지스트 패턴을 식각 마스크로 사용하는 것이 바람직하다. 아울러, 상기 하드 마스크막의 식각에서는 주 식각 가스로서 HBr을 사용하고, 보조 식각 가스로서 산소 가스를 사용한다. 여기서, 상기 HBr 및 산소 가스를 사용하는 것은 절연막에 대한 충분한 식각비를 확보하기 위함이다. 이와 같이, 상기 하드 마스크막을 식각할 때 상기 식각에 의해 노출되는 절연막에 대한 충분한 식각비를 확보함으로서 과식각(over etch)이 가능하다. 특히, 상기 과식각은 하드 마스크막의 두께를 기준으로 100% 이상으로 실시하는 것이 바람직하다. 상기 HBr 및 산소를 식각 가스로 사용한 과식각은 70mTorr 이하의 압력 분위기에서 상부 파워를 300 내지 600Watt로 인가하고, 하부 파워를 125 내지 250Watt로 인가하는 공정 조건으로 실시하는 것이 바람직하다. 이와 같이, 상기 하드 마스크막을 과식각할 경우 형성되는 하드 마스크막 패턴의 제1콘택홀 내에 식각 이온들의 충돌을 증가시켜 스퍼터링 효과를 향상시킨다. 그 결과, 제1콘택홀의 저면에서는 언더컷(undercut)이 발생한다. 때문에, 본 발명의 공정 조건으로 식각함으로서 형성되는 하드 마스크막 패턴은 입구 부위로부터 저면 부위로 내려갈수록 넓어지는 선폭의 제1콘택홀을 갖는다.
그리고, 상기 포토레지스트 패턴을 제거한 후, 상기 제1콘택홀을 갖는 하드 마스크막 패턴을 식각 마스크로 사용하여 절연막을 식각한다. 따라서, 상기 절연막은 입구 부위로부터 저면 부위로 내려갈수록 좁아지는 선폭의 제2콘택홀을 갖는 절연막 패턴으로 형성된다. 아울러, 상기 절연막 패턴의 형성에 의해 상기 스토로지 콘택 패드가 노출된다. 이는, 상기 절연막을 식각함으로서 형성되는 절연막 패턴의 제2콘택홀 내에 식각 이온들의 잔류 정도와 식각 이온들이 충돌이 감소하기 때문이다. 즉, 상기 제1콘택홀을 갖는 하드 마스크막 패턴을 식각 마스크로 사용하여 상기 절연막을 식각하기 때문에 입구 부위로부터 저면 부위로 내려갈수록 좁아지는 선폭의 제2콘택홀을 갖는 절연막 패턴의 형성이 가능한 것이다.
이어서, 상기 하드 마스크막 패턴을 제거한 후, 상기 스토로지 노드 패턴을 대상으로 스토로지 노드의 형성을 위한 후속 공정을 진행한다.
따라서, 본 발명의 방법은 미세한 간격으로 스토로지 노드 패턴을 형성할 수 있고, 상기 절연막 패턴의 제2콘택홀의 선폭을 충분하게 확보할 수 있기 때문에 높은 축적 용량을 갖는 커패시터의 구현이 가능하다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 스토로지 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 트렌치 소자 분리막(52)을 갖는 기판(50)을 마련한다. 그리고, 기판(50) 상에 게이트 전극(54)을 형성한다. 아울러, 게이트 전극(54)과 인접하는 기판(50)에 엘디디(LDD) 구조를 갖는 소스/드레인 전극(55)을 형성한다. 따라서, 게이트 전극(54)과 소스/드레인 전극(55)을 갖는 트랜지스터가 형성된다. 이어서, 도전 물질의 적층 및 연마를 통하여 게이트 전극(54) 사이에 랜딩 플러그(56)를 형성한다. 그리고, 기판(50) 상에 비트 라인(60)을 형성한다. 이어서, 비트 라인(60)을 갖는 기판(50) 상에 층간 절연막 패턴(58)을 형성한다. 이어서, 도전 물질의 적층 및 연마를 통하여 스토로지 노드 콘택 패드(74)를 형성한다.
그리고, 스토로지 노드 콘택 패드(74)를 갖는 기판(50) 상에 약 24,000Å의 두께를 갖는 플라즈마 증대-테오스막(70)을 형성한다. 계속해서, 플라즈마 증대-테오스막(70) 상에 폴리 실리콘막(72)을 형성한다.
도 2b를 참조하면, 폴리 실리콘막(72) 상에 포토레지스트막(도시하지 않음)을 형성한 후, 사진 식각 공정을 실시하여 상기 포토레지스트막을 포토레지스트 패턴(도시하지 않음)으로 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 폴리 실리콘막(72)을 식각한다. 폴리 실리콘막(72)의 식각에서는 HBr 및 산소를 식각 가스를 사용한다. 아울러, 약 50mTorr의 압력 분위기로 조정하고, 상부 파워는 약 450Watt로 인가하고, 하부 파워는 약 200Watt로 인가한다. 특히, 폴리 실리콘막(72)의 식각에서는 충분한 과식각을 실시한다. 그 결과, 입구 부위로부터 저면 부위로 내려갈수록 넓어지는 선폭의 제1콘택홀(72a)을 갖는 폴리 실리콘막 패턴(72b)이 형성된다. 즉, 플라즈마 증대-테오스막(70)의 일부분을 노출시키는 제1콘택홀(72a)을 갖는 폴리 실리콘막 패턴(72b)이 형성되는 것이다.
이어서, 산소 플라즈마를 사용하여 폴리 실리콘막 패턴(72b) 상에 잔류하는 포토레지스트 패턴을 완전히 제거한다.
도 2c를 참조하면, 폴리 실리콘막 패턴(72b)을 식각 마스크로 사용하여 플라즈마 증대-테오스막(70)을 식각한다. 여기서, 입구 부위로부터 저면 부위로 내려갈수록 넓어지는 선폭의 제1콘택홀(72a)을 갖는 폴리 실리콘막 패턴(72b)을 식각 마스크로 사용하여 식각을 실시하기 때문에 플라즈마 증대-테오스막(70)은 입구 부위로부터 저면 부위로 내려갈수록 좁아지는 선폭의 제2콘택홀(70a)을 갖는 플라즈마 증대-테오스막 패턴(70b)으로 형성된다. 아울러, 플라즈마 증대-테오스막 패턴(70b)의 형성에 의해 스토로지 노드 콘택 패드(74)가 노출된다.
이어서, 폴리 실리콘막 패턴(72b)을 제거한 후, 플라즈마 증대-테오스막 패턴(70b)의 표면과 제2콘택홀(70a)의 측벽 및 노출된 스토로지 콘택 패드(74)의 표면 상에 스토로지 노드를 형성하기 위한 박막을 연속적으로 적층한다. 그리고, 플라즈마 증대-테오스막 패턴(70b)의 제2콘택홀(70a) 내에 충분하게 매립되도록 포토레지스트막을 형성한 후, 플라즈마 증대-테오스막 패턴(70b)의 표면이 노출될 때가지 상기 포토레지스트막을 연마한다. 그 결과, 제2콘택홀(70a)의 측벽 및 노출된 스토로지 콘택 패드(74)의 표면 상에 각각으로 분리된 스토로지 노드를 얻는다.
이와 같이, 본 발명에 의하면 미세한 간격으로 스토로지 노드 패턴을 형성할 수 있을 뿐만 아니라 스토로지 노드를 형성하기 위한 패턴의 콘택홀이 충분한 선폭을 갖기 때문에 원하는 축적 용량을 갖는 커패시터의 구현이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 방법에 따라 형성한 반도체 장치의 스토로지 노드 패턴을 설명하기 위한 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 스토로지 패턴 형성 방법을 설명하기 위한 단면도들이다.

Claims (7)

  1. 스토로지 노드 콘택 패드를 갖는 기판 상에 절연막 및 하드 마스크막을 순차적으로 형성하는 단계;
    상기 하드 마스크막을 식각하여 입구 부위로부터 저면 부위로 내려갈수록 넓어지는 선폭의 제1콘택홀을 갖는 하드 마스크막 패턴을 형성하는 단계; 및
    상기 하드 마스크막 패턴을 식각 마스크로 사용하여 상기 절연막을 식각하여 상기 스토로지 노드 콘택 패드를 노출시킴과 아울러 입구 부위로부터 저면 부위로 내려갈수록 좁아지는 선폭의 제2콘택홀을 갖는 절연막 패턴을 형성하는 단계를 포함하는 반도체 장치의 스토로지 노드 패턴 형성 방법.
  2. 제1항에 있어서, 상기 절연막은 산화막을 포함하고, 상기 하드 마스크막은 폴리 실리콘막을 포함하는 것을 특징으로 하는 반도체 장치의 스토로지 노드 패턴 형성 방법.
  3. 제1항에 있어서, 상기 하드 마스크막의 식각은 과식각(over etch)을 실시하는 것을 특징으로 하는 반도체 장치의 스토로지 노드 패턴 형성 방법.
  4. 제3항에 있어서, 상기 과식각은 HBr 가스 및 산소 가스를 포함하는 식각 가스를 사용하고, 70mTorr 이하의 압력 분위기에서 상부 파워를 300 내지 600Watt로 인가하고, 하부 파워를 125 내지 250Watt로 인가한 상태로 실시하는 것을 특징으로 하는 반도체 장치의 스토로지 노드 패턴 형성 방법.
  5. 스토로지 노드 콘택 패드를 갖는 기판 상에 산화막 및 폴리 실리콘막을 순차적으로 형성하는 단계;
    상기 폴리 실리콘막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 폴리 실리콘막을 식각하여 입구 부위로부터 저면 부위로 내려갈수록 넓어지는 선폭의 제1콘택홀을 갖는 폴리 실리콘막 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 폴리 실리콘막 패턴을 식각 마스크로 사용하여 상기 산화막을 식각하여 상기 스토로지 노드 콘택 패드를 노출시킴과 아울러 입구 부위로부터 저면 부위로 내려갈수록 좁아지는 선폭의 제2콘택홀 갖는 산화막 패턴을 형성하는 단계를 포함하는 반도체 장치의 스토로지 노드 콘택 패턴 형성 방법.
  6. 제5항에 있어서, 상기 산화막은 플라즈마 증대-테오스(PE-TEOS)막을 포함하는 것을 특징으로 하는 스토로지 노드 콘택 패턴 형성 방법.
  7. 제5항에 있어서, 상기 폴리 실리콘막의 식각은 HBr 가스 및 산소 가스를 포함하는 식각 가스를 사용하고, 70mTorr 이하의 압력 분위기에서 상부 파워를 300 내지 600Watt로 인가하고, 하부 파워를 125 내지 250Watt로 인가한 상태로 과식각(over etch)을 실시하는 것을 특징으로 하는 반도체 장치의 스토로지 노드 패턴 형성 방법.
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