KR20020045891A - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

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박종섭
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Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로,
후속공정을 용이하게 실시하거나 예정된 크기의 소자를 형성하기 위하여 상부구조를 평탄하게 형성하고, 0.10 ㎛ 디자인룰을 갖는 반도체소자에 충분한 정전용량을 갖는 캐패시터를 형성하기 위하여, 제1감광막을 도포하고 얕은 노광 및 현상공정으로 높은 단차 영역의 제1감광막을 제거한 다음, 제2감광막으로 평탄화시키고 상기 제2감광막과 저장전극용 도전층의 전면식각공정으로 평탄화식각하여 저장전극 영역에 예정된 크기의 저장전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 후속공정을 용이하게 실시하거나 예정된 크기의 소자를 형성하기 위하여 상부구조를 평탄하게형성함으로써 0.10 ㎛ 디자인룰을 갖는 반도체소자에 충분한 정전용량을 갖는 캐패시터를 형성하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( εo × εr × A ) / T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 저장전극의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.
도 1a 내지 도 1e 는 종래기술의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, 콘케이브(concave) 형태의 저장전극을 형성공정을 도시한 것이다. 여기서, 100 은 셀부를 도시하고 200은 주변회로부를 도시한다.
기존 콘케이브 형태의 캐패시터 형성공정은 저장전극을 형성하고 이들을 분리시키는 화학기계연마(chemical vapor deposition, CMP) 공정을 실시한다.
그러나, 상기 CMP 공정은 고가이며 공정 균일성 확보가 어렵다.
다시말하면, 웨이퍼의 전체 다이(die)를 분리시키기 위한 CMP 공정시 특정 지역의 저장전극용 산화막 손실이 증가되어 저장전극의 높이를 감소시키는 결과를초래한다.
도 1a를 참조하면, 반도체기판(21) 상에 소자분리막, 불순물 접합영역, 워드라인, 비트라인 및 저장전극 콘택플러그를 형성하고 그 상부를 평탄화시키는 층간절연막을 형성한다.
그 다음, 전체표면상부에 저장전극용 산화막(23)을 형성한다.
그리고, 저장전극으로 예정된 부분의 저장전극용 산화막(23)을 식각하여 상기 저장전극 콘택플러그를 노출시킨다.
그리고, 전체표면상부에 저장전극용 도전층(25)을 일정두께 형성한다.
도 1b를 참조하면, 전체표면상부에 감광막(27)을 도포한다. 이때, 상기 감광막(27)은 높은 패턴 밀도를 갖는 셀부(100)에서 패턴 사이를 포함한 전면에 도포된다. 그러나, 상기 감광막(27)은 낮은 패턴 밀도를 갖는 주변회로부(200)에서 패턴 상부로 도포되어 상기 셀부(100)보다 높은 단차로 형성된다.
도 1c를 참조하면, 상기 감광막(27)을 전면식각하여 상기 저장전극 영역에만 감광막(27)을 남긴다.
도 1d 및 도 1e를 참조하면, 상기 저장전극용 도전층(25)을 전면식각하여 저장전극(28,29)을 형성한다.
여기서, "28"은 전면식각공정으로 저장전극의 상부가 손상되어 저장전극의 표면적이 감소되는 경우를 도시하고, "29"는 스페이서 형태로 뾰족하게 형성되어 손상시 브릿지를 유발할 수 있는 경우를 도시한다.
그리고, ⓐ 는 저장전극(28)의 상부가 손실된 부분을 도시하고, ⓑ 는 저장전극(29)의 상부가 뾰족하게 형성되어 후속공정에서 손상될 수 있는 형태를 도시한다.
상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, CMP 공정시 저장전극용 산화막의 손실이나 저장전극용 도전층의 손실로 인하여 예정된 만큼의 캐패시터 정전용량을 확보하기 어려운 문제점이 있다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해소시키기 위하여, 제1감광막 도포후 얕게 노광하고 제2감광막 도포후 전면식각공정을 이용하여 예정된 크기의 캐패시터를 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e 는 종래기술의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.
도 2a 내지 도 2h 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.
〈도면의 주요주분에 대한 부호의 설명〉
21,31 : 반도체기판23,33 : 저장전극용 산화막
25,35 : 저장전극용 도전층27 : 감광막
28,29,41 : 저장전극37 : 제1감광막
39 : 제2감광막100,300 : 셀부
200,400 : 주변회로부
상기 목적 달성을 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
반도체기판 상부에 저장전극용 산화막을 형성하는 공정과,
저장전극 영역으로 예정된 부분의 산화막을 식각하여 저장전극 콘택플러그를 노출시키는 공정과,
전체표면상부에 저장전극용 도전층을 형성하는 공정과,
상기 저장전극 영역을 매립하는 제1감광막을 전체표면상부에 도포하는 공정과,
상기 제1감광막을 얕게 노광하고 현상하여 단차가 높은 부분의 제1감광막을 제거하는 공정과,
전체표면상부를 제2감광막으로 평탄화시키는 공정과,
상기 제2감광막을 전면식각하여 상기 저장전극용 도전층을 노출시키는 공정과,
상기 저장전극용 도전층을 전면식각하여 각각의 저장전극 영역에 상기 저장전극용 도전층을 격리시키는 공정과,
상기 저장전극 영역에 남는 감광막을 제거하고 상기 셀부의 저장전극용 산화막을 제거하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 4h 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, 콘케이브(concave) 형태의 저장전극을 형성공정을 도시한 것이다. 여기서, 300 은 셀부를 도시하고 400은 주변회로부를 도시한다.
도 2a를 참조하면, 반도체기판(31) 상에 소자분리막, 불순물 접합영역, 워드라인, 비트라인 및 저장전극 콘택플러그를 형성하고 그 상부를 평탄화시키는 층간절연막을 형성한다.
이때, 상기 저장전극 콘택플러그는 상기 반도체기판(31)의 셀부(300)에만 형성된 것이다.
그 다음, 전체표면상부에 저장전극용 산화막(33)을 형성한다.
그리고, 저장전극 영역으로 예정된 부분의 저장전극용 산화막(33)을 식각하여 상기 저장전극 콘택플러그를 노출시킨다.
그리고, 전체표면상부에 저장전극용 도전층(35)을 일정두께 형성한다. 이때,상기 저장전극용 도전층(35)은 백금, 루테늄, 금, 이리듐, 루테늄산화막, 이리듐산화막 또는 스트론튬루테늄산화막 등과 같은 금속으로 형성한다.
도 2b를 참조하면, 전체표면상부에 제1감광막(37)을 5000 ∼ 10000 Å 두께로 도포한다. 이때, 상기 제1감광막(37)은 0.10 ㎛ 디자인룰에 사용되는 DUV 용 감광물질로 형성한 것이다.
도 2c를 참조하면, 상기 제1감광막(37)을 노광 및 현상하여 상기 저장전극용 산화막(33) 상부의 주변회로부(400)측 제1감광막(37)을 제거하고, 상기 저장전극 영역을 매립하는 제1감광막(37)만을 남긴다.
이때, 상기 노광공정은 I 라인, ArF 또는 KrF 광원을 이용하여 5 ∼ 1000 mj/㎠의 노광 에너지로 실시한다. 그리고, 초점심도(DOF, depth of focus)를 -10 ∼ 10 ㎛ 로 조절하여 노광 깊이를 달리한다.
도 2d를 참조하면, 전체표면상부에 제2감광막(39)을 도포하여 평탄화시킨다.
이때, 상기 제2감광막(39)는 2000 ∼ 30000 Å 두께로 형성한다.
도 2e를 참조하면, 상기 제2감광막(39)을 전면식각하여 상기 저장전극용 도전층(35)을 노출시킨다. 이때, 상기 제1감광막(37)이 식각될 수도 있다.
여기서, 상기 전면식각공정은, 1∼5000 mtorr의 챔버압력, 100∼3000 와트의 소오스 전력, 0∼1000 와트의 바이어스 전력, 0∼300 ℃ 의 챔버 온도, -20∼300 ℃ 의 전극온도 그리고, 플라즈마 발생 및 유지를 위한 각각의 가스 유량을 0∼3000 sccm 으로 하는 조건에서 불소계 가스, 염소계 가스로 이루어지는 군에서선택되는 가스를 이용하여 실시한다. 이때, 상기 불소계열 가스는 CxFy, CxHyFz, CF31, SF6및 NF3로 이루어지는 군에서 선택되는 가스가 사용된다. 상기 염소계 가스는 Cl2또는 BCl3를 사용한다.
또한, 상기 불소계 가스에 CO, Ar 또는 O2가스를 혼합하여 실시할 수도 있다. 또한, 상기 전면식각공정은 헬리콘(helicon), 헤리칼(herical), TCP, ICP, ECR,SWR 등의 고밀도 플라즈마 소오스를 이용하여 실시하거나, 파라렐 플레이트(parallel plate), RIE, MERIE 등의 저밀도나 중밀도 플라즈마 소오스를 이용하여 실시한다.
그리고, 상기 불소계 가스는 산소가스나 질소가스 같은 애싱가스(ashing gas)로 대신할 수도 있다.
그리고, 상기 제2감광막(39) 전면식각공정은 식각속도 조절 및 하부전극간의 식각선택비 조절을 위하여 산소가스, 질소가스, 헬륨가스 또는 아르곤가스를 사용할 수 있다.
도 2f를 참조하면, 상기 저장전극용 산화막(33)을 식각장벽층으로 저장전극용 도전층(35)을 전면식각하여 각각 저장전극 영역에 저장전극용 도전층(35)를 격리시킨다.
이때, 상기 전면식각공정은, 1∼5000 mtorr의 챔버압력, 100∼3000 와트의 소오스 전력, 0∼1000 와트의 바이어스 전력, 0∼300 ℃ 의 챔버 온도, -20∼300 ℃ 의 전극온도 그리고, 플라즈마 발생 및 유지를 위한 각각의 가스 유량을0∼3000 sccm 으로 하는 조건에서 불소계 가스, 염소계 가스, HBr, Ar, Xe 로 이루어지는 군에서 선택되는 가스를 이용하여 실시한다. 이때, 상기 불소계열 가스는 CxFy, CxHyFz, CF31, SF6및 NF3로 이루어지는 군에서 선택되는 가스가 사용된다. 상기 염소계 가스는 Cl2또는 BCl3를 사용한다.
또한, 상기 불소계 가스에 CO, Ar 또는 O2가스를 혼합하여 실시할 수도 있다. 또한, 상기 전면식각공정은 헬리콘(helicon), 헤리칼(herical), TCP, ICP, ECR,SWR 등의 고밀도 플라즈마 소오스를 이용하여 실시하거나, 파라렐 플레이트(parallel plate), RIE, MERIE 등의 저밀도나 중밀도 플라즈마 소오스를 이용하여 실시한다.
그리고, 상기 저장전극용 도전층(35)의 전면식각공정은 식각속도 조절 및 하부전극간의 식각선택비 조절을 위하여 산소가스, 질소가스, 헬륨가스 또는 아르곤가스를 사용할 수 있다.
그리고, 상기 도전층(35)의 전면식각공정은 제2감광막(39), 산화막(33)과 저장전극용 도전층(35)의 식각선택비를 02∼5 : 1 로 하여 실시한다.
그리고, 하부전극인 도전층(35)의 손상을 방지하고 상부가 뾰족하게 형성되는 현상을 방지하기 위하여 폴리머를 유발시키며 실시할 수 있다.
한편, 상기 제2감광막(39)과 도전층(35)의 전면식각공정을 인슈트(in-situ) 공정으로 실시할 수도 있다.
도 2g를 참조하면, 상기 저장전극 영역에 남은 제1감광막(37)을 제거한다.이때, 상기 제1감광막(37)은 상부에 제2감광막(39)가 남아 있을 수 있다.
도 2h를 참조하면, 상기 주변회로부(400)를 도포하는 마스크를 이용하여 상기 셀부(300)의 저장전극용 산화막(33)을 제거하여 저장전극(41)을 형성한다.
후속공정으로 상기 저장전극(41)의 표면에 유전체막(도시안됨)과 플레이트전극(도시안됨)을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.
본 발명의 다른 실시예는 콘택공정이나 라인 패턴의 형성공정에 적용하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 제1감광막을 도포하고 얕은 노광 및 현상공정으로 높은 단차 영역의 제1감광막을 제거한 다음, 제2감광막으로 평탄화시키고 상기 제2감광막과 저장전극용 도전층의 전면식각공정으로 평탄화식각하여 저장전극 영역에 예정된 크기의 저장전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 효과를 제공한다.

Claims (21)

  1. (a) 반도체기판 상부에 저장전극용 산화막을 형성하는 공정과,
    (b) 저장전극 영역으로 예정된 부분의 산화막을 식각하여 저장전극 콘택플러그를 노출시키는 공정과,
    (c) 전체표면상부에 저장전극용 도전층을 형성하는 공정과,
    (d) 상기 저장전극 영역을 매립하는 제1감광막을 전체표면상부에 도포하는 공정과,
    (e) 상기 제1감광막을 얕게 노광하고 현상하여 단차가 높은 부분의 제1감광막을 제거하는 공정과,
    (f) 전체표면상부를 제2감광막으로 평탄화시키는 공정과,
    (g) 상기 제2감광막을 전면식각하여 상기 저장전극용 도전층을 노출시키는 공정과,
    (h) 상기 저장전극용 도전층을 전면식각하여 각각의 저장전극 영역에 상기 저장전극용 도전층을 격리시키는 공정과,
    (i) 상기 저장전극 영역에 남는 감광막을 제거하고 상기 셀부의 저장전극용 산화막을 제거하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    (c) 의 저장전극용 도전층은 백금, 루테늄, 금, 이리듐, 루테늄산화막, 이리듐산화막 및 스트론튬루테늄산화막으로 이루어지는 군에서 선택된 물질로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    (d) 의 제1감광막은 5000 ∼ 30000 Å 두께로 도포되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    (e) 의 노광공정은 I 라인, ArF 또는 KrF 광원을 이용하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    (e) 의 노광공정은 5 ∼ 1000 mj/㎠의 노광 에너지로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    (e) 의 노광공정은 초점심도(DOF, depth of focus)를 -10 ∼ 10 ㎛ 로 조절하여 노광 깊이를 조절하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서,
    (f) 의 제2감광막은 2000 ∼ 30000 Å 두께로 구비되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서,
    (g) 의 전면식각공정은 1∼5000 mtorr의 챔버압력, 100∼3000 와트의 소오스 전력, 0∼1000 와트의 바이어스 전력, 0∼300 ℃ 의 챔버 온도, -20∼300 ℃ 의 전극온도 그리고, 플라즈마 발생 및 유지를 위한 각각의 가스 유량을 0∼3000 sccm 으로 하는 조건에서 불소계 가스, 염소계 가스로 이루어지는 군에서 선택되는 가스를 이용하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  9. 제 8 항에 있어서,
    상기 불소계열 가스는 CxFy, CxHyFz, CF31, SF6및 NF3로 이루어지는 군에서 선택되는 가스가 사용되고 상기 염소계 가스는 Cl2또는 BCl3가 사용되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  10. 제 8 항에 있어서,
    상기 전면식각공정은 상기 불소계 가스에 CO, Ar 또는 O2가스를 혼합하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  11. 제 8 항에 있어서,
    상기 불소계 가스는 산소가스나 질소가스와 같은 애싱가스(ashing gas)가 대신 사용되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  12. 제 1 항에 있어서,
    (g) 의 전면식각공정은 헬리콘(helicon), 헤리칼(herical), TCP, ICP, ECR,SWR 등의 고밀도 플라즈마 소오스를 이용하여 실시하거나, 파라렐 플레이트(parallel plate), RIE, MERIE 등의 저밀도나 중밀도 플라즈마 소오스를 이용하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  13. 제 1 항에 있어서,
    (g) 전면식각공정은 식각속도 조절 및 하부전극간의 식각선택비 조절을 위하여 산소가스, 질소가스, 헬륨가스 또는 아르곤가스로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  14. 제 1 항에 있어서,
    (h) 의 전면식각공정은 1∼5000 mtorr의 챔버압력, 100∼3000 와트의 소오스 전력, 0∼1000 와트의 바이어스 전력, 0∼300 ℃ 의 챔버 온도, -20∼300 ℃ 의 전극온도 그리고, 플라즈마 발생 및 유지를 위한 각각의 가스 유량을 0∼3000 sccm 으로 하는 조건에서 불소계 가스, 염소계 가스, HBr, Ar, Xe 로 이루어지는 군에서선택되는 가스를 이용하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  15. 제 14 항에 있어서,
    상기 불소계 가스는 CxFy, CxHyFz, CF31, SF6및 NF3로 이루어지는 군에서 선택되는 가스가 사용되고, 상기 염소계 가스는 Cl2또는 BCl3를 사용하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  16. 제 1 항에 있어서,
    (h) 의 전면식각공정은 상기 불소계 가스에 CO, Ar 또는 O2가스를 혼합하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  17. 제 1 항에 있어서,
    (h) 의 전면식각공정은 헬리콘(helicon), 헤리칼(herical), TCP, ICP, ECR,SWR 등의 고밀도 플라즈마 소오스를 이용하여 실시하거나, 파라렐 플레이트(parallel plate), RIE, MERIE 등의 저밀도나 중밀도 플라즈마 소오스를 이용하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  18. 제 1 항에 있어서,
    (h) 의 전면식각공정은 식각속도 조절 및 저장전극용 도전층 간의 식각선택비 조절을 위하여 산소가스, 질소가스, 헬륨가스 또는 아르곤가스로 이루어지는 군에서 선택되는 가스를 사용하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  19. 제 1 항에 있어서,
    (h) 의 전면식각공정은 제1,2감광막, 산화막 그리고 저장전극용 도전층(65)의 식각선택비를 02∼5 : 1 로 하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  20. 제 1 항에 있어서,
    (h) 의 전면식각공정은 저장전극용 도전층을 예정된 크기로 형성하기 위하여 폴리머 유발시키며 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  21. 제 1 항에 있어서,
    (g),(h) 의 전면식각공정은 인시튜 공정으로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
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KR1020000075308A KR20020045891A (ko) 2000-12-11 2000-12-11 반도체소자의 캐패시터 형성방법

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* Cited by examiner, † Cited by third party
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KR20060074978A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 메모리장치의 캐패시터 제조 방법
US7732296B2 (en) 2005-01-25 2010-06-08 Samsung Electronics Co., Ltd. Method of fabricating metal-insulator-metal capacitor and metal-insulator-metal capacitor manufactured by the method

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