KR20020054657A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 후속공정에 따른 캐패시터의 정전용량을 확보하기 위하여 CMP 공정없이 반도체소자의 캐패시터를 형성하기 위하여, 반도체기판 상에 저장전극 영역이 정의된 저장전극용 산화막을 형성하고, 상기 저장전극 영역을 포함한 전체표면상부에 저장전극용 도전층을 형성한 다음, 상기 저장전극 영역을 매립하는 장벽층을 전체표면상부에 형성하고 상기 장벽층을 평탄화식각하여 상기 저장전극 영역에만 남기되, 상기 저장전극 영역 상층 일부가 제거된 장벽층을 형성한 다음, 상기 저장전극용 산화막 상부의 저장전극용 도전층을 이방성식각하여 제거하되, 상기 저장전극 영역의 저장전극용 도전층 측벽에 폴리머를 형성하고 상기 장벽층 및 저장전극용 산화막을 제거하여 저장전극을 형성하는 공정으로 예정된 크기의 저장전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 충분한 정전용량을 확보하는 콘케이브 ( concave ) 형 캐패시터 형성공정인 감광막 제거공정시 유발될 수 있는 저장전극용 도전층의 손실을 방지할 수 있는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( εo × εr × A ) / T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 저장전극의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.

기존 콘케이브 형태의 캐패시터 형성공정은 저장전극을 형성하고 이들을 분리시키는 CMP 공정을 실시한다.

그러나 상기 CMP 공정은 고가이며 공정 균일성 확보가 어렵다.

다시말하면, 웨이퍼의 전체 다이(die)를 분리시키기 위한 CMP 공정시 특정 지역의 저장전극용 산화막 손실이 증가되어 저장전극의 높이를 감소시키는 결과를 초래한다.

도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도 및 SEM 사진이다.

도 1a를 참조하면, 반도체기판(11)상에 소자분리막, 불순물 접합영역, 워드라인, 비트라인 및 저장전극 콘택플러그를 형성하고 그 상부를 평탄화시키는 층간절연막(도시안됨)을 형성한다.

그 다음, 전체표면상부에 저장전극용 산화막(13)을 형성한다.

그리고, 상기 저장전극용 산화막(13) 상부에 제1감광막(도시안됨)을 도포하고, 저장전극 마스크를 이용한 노광 및 현상공정으로 패터닝된 제1감광막을 형성한다.

그 다음, 상기 제1감광막을 마스크로 하여 저장전극으로 예정된 부분의 저장전극용 산화막(13)을 식각하여 상기 저장전극 콘택플러그(도시안됨)를 노출시키는 저장전극 영역을 정의한다.

전체표면상부에 저장전극용 도전츨(17)을 일정두께 형성한다.

이때, 저장전극용 도전층(17)은 루테늄, 이리듐, 백금과 같은 금속이나 루테늄산화막이나 이리듐산화막과 같은 도전성 산화막으로 형성한다.

그 다음, 상기 저장전극 영역을 포함한 전체표면상부에 제2감광막(19)을 도포한다.

이때, 캐패시터를 형성하기 위한 패턴이 모세관 역할을 하게되어 상기 제2감광막(19)이 저장전극 영역으로 플로우 ( flow ) 됨으로써 상기 저장전극 영역을 매립한다.

도 1b를 참조하면, 상기 제2감광막(19)을 노광 및 현상하여 상기 저장전극 영역에만 남긴다.

이때. 상기 제 2감광막(19)은 상기 저장전극 영역의 상측 일부가 제거된 상태로 남는다.

도 1c를 참조하면, 상기 저장전극용 도전층(17)을 에치백하여 각각의 저장전극 영역에 저장전극용 도전층(17)을 섬패턴 ( island pattern ) 으로 격리시킴으로써 저장전극을 형성하였다.

그러나, 상기 후속공정으로 완성된 저장전극은 상측이 뾰족하게 형성되어 전계가 집중되고 파티클을 유발할 수 있다.

도 1d 및 도 1e 는 종래기술에 따라 형성된 반도체소자의 하부전극, 즉 저장전극을 도시한 SEM 사진으로서, 사이드 어택 ( side attack ) 이 심하고 저장전극의 상부가 뾰족하게 형성되고 감광막이 제거되지 않음을 도시한다.

따라서, 최근에는 상기 저장전극용 산화막(13) 상측의 저장전극용 도전층(17)을 화학기계연마(chemical vapor deposition, CMP)방법으로 평탄화식각하여 각각의 저장전극 영역에 저장전극용 도전층(17)을 섬패턴으로 격리시키는 공정을 사용하였다.

그러나, 상기 CMP 공정은 공정이 복잡하고 공정시간이 많이 걸리며 많은 비용이 소모된다. 그리고, 공정 진행 중에 파티클이 유발할 수 있어 소자의 수율을 저하시키는 문제점이 있다.

본 발명은 상기한 바와 같은 종래기술의 문제점을 해소시키기 위하여, CMP 공정없이 저장전극 영역에 섬형태로 격리된 저장전극을 안정되게 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도 및 샘(SEM) 사진.

도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도 및 SEM 사진.

< 도면의 주요주분에 대한 부호의 설명 >

11,21 : 반도체기판13,23 : 저장전극용 산화막

17,27 : 저장전극용 도전층19,29 : 감광막

상기 목적 달성을 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

반도체기판 상에 저장전극 영역이 정의된 저장전극용 산화막을 형성하는 공정과,

상기 저장전극 영역을 포함한 전체표면상부에 저장전극용 도전층을 형성하는 공정과,

상기 저장전극 영역을 매립하는 장벽층을 전체표면상부에 형성하는 공정과,

상기 장벽층을 평탄화식각하여 상기 저장전극 영역에만 남기되, 상기 저장전극 영역 상층 일부가 제거된 장벽층을 형성하는 공정과,

상기 저장전극용 산화막 상부의 저장전극용 도전층을 이방성식각하여 제거하되, 상기 저장전극 영역의 저장전극용 도전층 측벽에 폴리머를 형성하는 공정과,

상기 장벽층 및 저장전극용 산화막을 제거하여 저장전극을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도 및 SEM 사진이다.

도 2a를 참조하면, 상기 반도체기판(21)의 소자분리막, 불순물 접합영역, 워드라인, 비트라인 및 저장전극 콘택플러그(도시안됨)를 형성하고 그 상부를 평탄화시키는 층간절연막(도시안됨)을 형성한다.

그 다음, 전체표면상부에 저장전극용 산화막(23)을 형성한다.

그리고, 저장전극으로 예정된 부분의 저장전극용 산화막(23)을 식각하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 영역을 형성한다.

그리고, 전체표면상부에 저장전극용 도전층(27)을 일정두께 형성한다. 이때, 상기 저장전극용 도전층(27)은 백금, 루테늄, 금, 이리듐과 같은 금속이나 루테늄산화막, 이리듐산화막 또는 스트론튬루테늄산화막 등과 같은 전도성 산화막으로 형성한다.

그리고, 전체표면상부에 감광막(29)을 형성한다.

그리고, 상기 감광막(29)을 노광 및 현상하여 상기 저장전극 영역에만 남기되, 노광 공정시 노광 에너지를 조절하여 저장전극 영역의 감광막(29)이 노광되지않도록 한다.

도 2b를 참조하면, 상기 저장전극용 도전층(27)을 이방성식각하여 각각의 저장전극 영역에 격리된 섬형태 ( island type ) 의 저장전극용 도전층(27)으로 패터닝하되, 상기 저장전극용 도전층(27)의 측벽에 폴리머(31)가 구비되어 저장전극 영역의 저장전극용 도전층(27)이 식각되지 않도록 한다.

이때, 상기 이방성식각 공정은 RIE, TCP, ICP 또는 ECR 장비를 이용하여 폴리머를 다량 발생할 수 있도록 F 계열, Cl 계열, H 계열의 가스로 실시하되, 3∼300 mTorr 의 압력과 100∼3000 와트의 전력으로 실시한다.

후속공정으로 상기 폴리머(31)와 저장전극용 산화막(23)을 제거하고, 유전체막과 플레이트전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.

도 1c 내지 도 1e 는 본 발명에 따른 캐패시터의 저장전극을 도시한 SEM 사진으로서, 저장전극의 사이드 어택이 없고, 하부전극의 상부가 평평하며 감광막이 제거된 상태를 도시한다.

본 발명의 다른 실시예는 장벽층으로 상기 감광막(29)을 사용하는 대신 저유전물질층 ( low-K ) 또는 SOG 절연막을 사용하는 것이다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 저장전극용 도전층의 식각공정시 측벽에 폴리머를 형성하여 저장전극을 예정된 크기로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 효과를 제공한다.

Claims (5)

1. 반도체기판 상에 저장전극 영역이 정의된 저장전극용 산화막을 형성하는 공정과,

   상기 저장전극 영역을 포함한 전체표면상부에 저장전극용 도전층을 형성하는 공정과,

   상기 저장전극 영역을 매립하는 장벽층을 전체표면상부에 형성하는 공정과,

   상기 장벽층을 평탄화식각하여 상기 저장전극 영역에만 남기되, 상기 저장전극 영역 상층 일부가 제거된 장벽층을 형성하는 공정과,

   상기 저장전극용 산화막 상부의 저장전극용 도전층을 이방성식각하여 제거하되, 상기 저장전극 영역의 저장전극용 도전층 측벽에 폴리머를 형성하는 공정과,

   상기 장벽층 및 저장전극용 산화막을 제거하여 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 장벽층은 감광막, SOG 절연막 또는 저유전체막 ( low-k ) 으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
3. 제 1 항에 있어서,

   상기 이방성식각공정은 RIE, TCP, ICP 또는 ECR 장비를 이용하여 실시하는것을 특징으로하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   상기 이방성식각공정은 F 계열, Cl 계열, H 계열의 가스로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
5. 제 1 항에 있어서,

   상기 이방성식각공정은 3∼300 mTorr 의 압력과 100∼3000 와트의 전력으로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.