KR20020045896A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 후속공정을 용이하게 실시하거나 예정된 크기의 소자를 형성하기 위하여 반도체기판 상에 I 라인용 감광막을 도포하고 상기 I 라인용 감광막을 ArF 나 DUV 광원을 이용하여 노광하여 주변회로부를 완전히 노광시킨 다음, 현상공정 및 에치백 공정으로 예정된 크기의 소자를 형성하여 반도체소자의 생산성을 향상시키고 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 후속공정에 따른 캐패시터의 정전용량을 확보하기 위하여 상부구조를 평탄화시키는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( εo × εr × A ) / T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 저장전극의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.

기존 콘케이브 형태의 캐패시터 형성공정은 저장전극을 형성하고 이들을 분리시키는 CMP 공정을 실시한다.

그러나, 상기 CMP 공정은 고가이며 공정 균일성 확보가 어렵다.

다시말하면, 웨이퍼의 전체 다이(die)를 분리시키기 위한 CMP 공정시 특정 지역의 저장전극용 산화막 손실이 증가되어 저장전극의 높이를 감소시키는 결과를 초래한다.

도 1a 내지 도 1g는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

도 1a를 참조하면, 반도체기판(11) 상에 소자분리막, 불순물 접합영역, 워드라인, 비트라인 및 저장전극 콘택플러그를 형성하고 그 상부를 평탄화시키는 층간절연막을 형성한다.

그 다음, 전체표면상부에 저장전극용 산화막(13)을 형성한다.

도 1b를 참조하면, 상기 저장전극용 산화막(13) 상부에 제1감광막(15)을 도포하고, 저장전극 마스크를 이용한 노광 및 현상공정으로 패터닝된 제1감광막(15)을 형성한다.

도 1c를 참조하면, 상기 제1감광막(15)을 마스크로하여 저장전극으로 예정된 부분의 저장전극용 산화막(13)을 식각하여 상기 저장전극 콘택플러그(도시안됨)를 노출시킨다.

도 1d를 참조하면, 전체표면상부에 저장전극용 도전층(25)을 일정두께 형성한다.

이때, 저장전극용 도전층(25)은 루테늄, 이리듐, 백금과 같은 금속이나 루테늄산화막이나 이리듐산화막과 같은 도전성 산화막으로 형성한다.

도 1e를 참조하면, 전체표면상부에 제2감광막(19)을 도포한다.

이때, 캐패시터를 형성하기 위한 패턴이 모세관 역할을 하게 되어 상기 제2감광막(17)은 저장전극 영역으로 플로우(flow)되고 캐패시터가 형성되는 셀부가 주변회로부 보다 낮은 단차로 형성된다.

도 1f를 참조하면, 상기 제2감광막(19)과 상기 산화막(13) 상측의 도전층(17)을 화학기계연마(chemical vapor deposition, CMP)방법으로 평탄화식각하여 저장전극용 도전층(17)을 각각의 저장전극 영역에 섬패턴(island pattern)으로 격리시킨다.

도 1g를 참조하면, 상기 저장전극 영역을 매립하는 제2감광막(19)을 제거하여 저장전극(21)을 형성한다.

상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, CMP 공정시 산화막의 손실이 발생하고 그 균일성이 좋지않아 동일한 정전용량을 확보하기 위하여 산화막을 미리 두껍게 증착해야 하는 문제점이 있다. 또한, 에치백공정으로 평탄화식각공정을 실시하는 경우 감광막의 두께 차이로 인하여 저장전극이 손실되어 예정된 정전용량을 확보하기 어려운 문제점이 있다.

본 발명은 상기한 바와 같은 종래기술의 문제점을 해소시키기 위하여, 얇은 저장전극용 산화막의 증착과 CMP 공정의 생략으로 예정된 정전용량을 확보할 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1g 는 종래기술의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.

도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.

< 도면의 주요주분에 대한 부호의 설명 >

11,31 : 반도체기판13,33 : 저장전극용 산화막

15 : 제1감광막17,35 : 저장전극용 도전층

19 : 제2감광막21,41 : 저장전극

37 : 감광막39 : 노광영역

상기 목적 달성을 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

반도체기판 상부에 저장전극용 산화막을 형성하는 공정과,

저장전극으로 예정된 부분의 산화막을 식각하여 저장전극 콘택플러그를 노출시키는 공정과,

전체표면상부에 저장전극용 도전층을 형성하는 공정과,

전체표면상부에 I 라인용 감광막을 도포하는 공정과,

상기 I 라인용 감광막을 DUV 광원으로 노광시켜 주변회로부의 감광막이 모두 노광된 노광영역을 형성하는 공정과,

상기 노광영역을 현상하여 상기 저장전극으로 예정된 부분에만 감광막을 남기는 공정과,

상기 저장전극용 산화막 상부의 저장전극용 도전층을 에치백공정으로 제거하는 공정과,

상기 감광막을 제거하여 저장전극을 형성하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

도 2a를 참조하면, 상기 반도체기판(31)의 소자분리막, 불순물 접합영역, 워드라인, 비트라인 및 저장전극 콘택플러그(도시안됨)를 형성하고 그 상부를 평탄화시키는 층간절연막(도시안됨)을 형성한다.

그 다음, 전체표면상부에 저장전극용 산화막(33)을 형성한다.

그리고, 저장전극으로 예정된 부분의 저장전극용 산화막(33)을 식각하여 상기 저장전극 콘택플러그를 노출시킨다.

그리고, 전체표면상부에 저장전극용 도전층(35)을 일정두께 형성한다. 이때, 상기 저장전극용 도전층(35)은 백금, 루테늄, 금, 이리듐과 같은 금속이나 루테늄산화막, 이리듐산화막 또는 스트론튬루테늄산화막 등과 같은 전도성 산화막으로 형성한다.

전체표면상부에 I 라인용 감광막(37)을 0.5 ∼ 1.5 ㎛ 두께 도포한다. 이때,캐패시터를 형성하기 위한 패턴이 모세관 역할을 하게 되어 상기 감광막(37)은 저장전극 영역으로 플로우되고 캐패시터가 형성되는 셀부가 주변회로부 보다 낮은 단차로 형성된다.

그 다음, 상기 감광막(37)을 DUV ( deep ultra violate ) 광원으로 전면 노광시켜 노광 영역(39)을 형성한다. 여기서, 상기 DUV 광원은 ArF (193 nm)광원으로 대신할 수 있다.

이때, 상기 노광 공정은 50 ∼ 300 mj 의 에너지로 실시하여 주변회로부의 감광막(37)이 모두 노광되도록 한다.

한편, 상기 감광막(37)의 두께가 두꺼운 경우는 상기 노광 공정을 반복하여 주변회로부의 감광막(37)을 모두 노광시키도록 실시한다.

도 2b를 참조하면, 상기 노광 영역(39)의 감광막을 현상하여 저장전극 영역에만 감광막(37)을 매립한다.

도 2c를 참조하면, 상기 저장전극용 산화막(33) 상부의 저장전극용 도전층(35)을 에치백하여 저장전극 영역의 저장전극용 도전층을 섬형태(island type)로 격리시킨다.

도 2d를 참조하면, 상기 저장전극 영역의 감광막(37)을 제거하여 저장전극(41)을 형성한다.

후속공정으로 유전체막과 플레이트전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.

본 발명의 다른 실시예는 상기 캐패시터 형성공정 대신 콘택홀 형성공정이나라인 패턴 형성공정에 적용할 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, I 라인용 감광막을 도포하고 DUV 광으로 노광한 다음 노광된 감광막을 제거한 다음, CMP 보다 균일성이 우수한 에치백 공정으로 저장전극을 형성하여 산화막의 손실을 감소시키고 저장전극을 형성함으로써 리프레쉬 특성을 향상시키고 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 효과를 제공한다. 또한, CMP 공정 없이 평탄화 공정을 실시하여 생산단가를 절감할 수 있는 효과를 제공한다.

Claims (4)

1. 반도체기판 상부에 저장전극용 산화막을 형성하는 공정과,

   저장전극으로 예정된 부분의 산화막을 식각하여 저장전극 콘택플러그를 노출시키는 공정과,

   전체표면상부에 저장전극용 도전층을 형성하는 공정과,

   전체표면상부에 I 라인용 감광막을 도포하는 공정과,

   상기 I 라인용 감광막을 DUV 광원으로 노광시켜 주변회로부의 감광막이 모두 노광된 노광영역을 형성하는 공정과,

   상기 노광영역을 현상하여 상기 저장전극으로 예정된 부분에만 감광막을 남기는 공정과,

   상기 저장전극용 산화막 상부의 저장전극용 도전층을 에치백공정으로 제거하는 공정과,

   상기 감광막을 제거하여 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 I 라인용 감광막은 0.5 ∼ 1.5 ㎛ 두께로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
3. 제 1 항에 있어서,

   상기 노광 공정은 50 ∼ 300 mj 의 에너지로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   상기 노광 공정은 ArF 광원을 이용하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.