KR20020045892A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 후속공정을 용이하게 실시하거나 예정된 크기의 소자를 형성하기 위하여 상부구조를 평탄하게 형성하고, 0.10 ㎛ 디자인룰을 갖는 반도체소자에 충분한 정전용량을 갖는 캐패시터를 형성하기 위하여, 저장전극 영역이 확보된 저장전극용 산화막을 형성하고 전체표면상부에 저장전극용 도전층을 형성한 다음, 전체표면상부를 평탄화시키는 절연막을 형성하고, 전면식각공정을 실시하고 후속공정으로 셀부의 저장전극용 산화막과 평탄화절연막을 제거하여 저장전극 영역에 예정된 크기의 저장전극을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 후속공정을용이하게 실시하거나 예정된 크기의 소자를 형성하기 위하여 상부구조를 평탄하게 형성함으로써 0.10 ㎛ 디자인룰을 갖는 반도체소자에 충분한 정전용량을 갖는 캐패시터를 형성하는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( εo × εr × A ) / T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 저장전극의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.

도 1a 내지 도 1e 는 종래기술의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, 콘케이브(concave) 형태의 저장전극을 형성공정을 도시한 것이다. 여기서, 100 은 셀부를 도시하고 200은 주변회로부를 도시한다.

기존 콘케이브 형태의 캐패시터 형성공정은 저장전극을 형성하고 이들을 분리시키는 화학기계연마(chemical vapor deposition, CMP) 공정을 실시한다.

그러나, 상기 CMP 공정은 고가이며 공정 균일성 확보가 어렵다.

다시말하면, 웨이퍼의 전체 다이(die)를 분리시키기 위한 CMP 공정시 특정지역의 저장전극용 산화막 손실이 증가되어 저장전극의 높이를 감소시키는 결과를 초래한다.

도 1a를 참조하면, 소자분리막, 불순물 접합영역, 워드라인, 비트라인 및 저장전극 콘택플러그가 형성되는 층간절연막이 구비되는 반도체기판(11) 상부에 저장전극용 산화막(13)을 형성한다.

그리고, 저장전극으로 예정된 부분의 저장전극용 산화막(13)을 식각하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 영역을 확보한다.

그리고, 전체표면상부에 저장전극용 도전층(15)을 일정두께 형성한다. 이때, 상기 저장전극용 도전층(15)은 폴리실리콘으로 형성한다.

도 1b를 참조하면, 전체표면상부에 감광막(17)을 도포하고 주변회로부(200)의 감광막(17)을 제거하여 셀부(100)만을 도포하는 감광막(17)패턴을 형성한다.

그 다음, 상기 감광막(17)패턴을 마스크로 하여 상기 하부전극용 도전층(15)을 식각한다.

도 1c를 참조하면, 상기 저장전극용 산화막(13)을 식각장벽으로 하여 CMP 공정을 실시하여 상기 저장전극 영역에만 하부전극용 도전층(15)을 남기는 동시에 상기 저장전극 영역을 상기 감광막(17)으로 매립한다.

도 1d를 참조하면, 상기 제1감광막(17)을 제거하고 상기 셀부(100)만을 노출시키는 제2감광막(19)패턴을 형성한다.

이때, 상기 제2감광막(19)패턴은 제2감광막(19)을 도포하고 셀부(100)를 정의하는 셀 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.

도 1e를 참조하면, 상기 제2감광막(19)패턴을 마스크로 하여 상기 셀부(100)의 저장전극용 산화막(13)을 제거하여 저장전극(21)을 형성한다.

이때, 상기 저장전극(21)은 예정된 형태가 손상될 수 있어 예정된 크기의 정전용량을 확보하기 어려운 문제점 있다.

상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 저장전극을 형성하기 위한 셀부의 저장전극용 산화막 제거공정시 저장전극용 도전층의 손실로 인하여 예정된 만큼의 캐패시터 정전용량을 확보하기 어려운 문제점이 있다.

본 발명은 상기한 바와 같은 종래기술의 문제점을 해소시키기 위하여,

콘케이브형 캐패시터를 형성하되, CMP 공정없이 후속 공정에서 저장전극의 손상을 방지하며 캐패시터를 형성하여 예정된 크기의 정전용량을 확보하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e 는 종래기술의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.

도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.

< 도면의 주요주분에 대한 부호의 설명 >

11,31 : 반도체기판13,33 : 저장전극용 산화막

15,35 : 저장전극용 도전층17 : 감광막

19 : 제2감광막21,41 : 저장전극

37 : 평탄화절연막39 : 감광막

100,300 : 셀부

200,400 : 주변회로부

상기 목적 달성을 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

반도체기판 상부에 저장전극용 산화막을 형성하는 공정과,

저장전극 영역으로 예정된 부분의 저장전극용 산화막을 식각하여 저장전극 콘택플러그를 노출시키는 공정과,

전체표면상부에 저장전극용 도전층을 형성하는 공정과,

상기 저장전극 영역을 매립하는 평탄화절연막을 전체표면상부에 형성하는 공정과,

상기 평탄화절연막을 전면식각하고, 상기 저장전극용 도전층을 전면식각하여 상기 저장전극 영역을 매립하는 저장전극 도전층과 평탄화절연막을 형성하는 공정과,

상기 반도체기판 셀부의 저장전극용 산화막과 평탄화절연막을 제거하여 저장전극을 형성하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, 콘케이브(concave) 형태의 저장전극을 형성공정을 도시한 것이다. 여기서, 300 은 셀부를 도시하고 400은 주변회로부를 도시한다.

도 2a를 참조하면, 반도체기판(31) 상에 소자분리막, 불순물 접합영역, 워드라인, 비트라인 및 저장전극 콘택플러그를 형성하고 그 상부를 평탄화시키는 층간절연막을 형성한다.

이때, 상기 저장전극 콘택플러그는 상기 반도체기판(31)의 셀부(300)에만 형성된 것이다.

그 다음, 전체표면상부에 저장전극용 산화막(33)을 형성한다.

그리고, 저장전극 영역으로 예정된 부분의 저장전극용 산화막(33)을 식각하여 상기 저장전극 콘택플러그를 노출시킨다.

그리고, 전체표면상부에 저장전극용 도전층(35)을 일정두께 형성한다. 이때, 상기 저장전극용 도전층(35)은 백금, 루테늄, 금, 이리듐, 루테늄산화막, 이리듐산화막 또는 스트론튬루테늄산화막 등과 같은 금속이나 폴리실리콘막으로 형성한다.

도 2b 및 도 2c 를 참조하면, 전체표면상부에 평탄화절연막(37)을 형성하여 평탄화시킨다. 이때, 상기 평탄화절연막(37)은 산화막으로 형성한다.

그리고, 상기 평탄화절연막(37)을 전면식각하여 상기 저장전극용 도전층(35)을 노출시킨다.

이때, 상기 평탄화절연막(37)은 상기 저장전극 영역만을 매립하며 남는다.

도 2d를 참조하면, 상기 저장전극용 산화막(33)을 식각장벽으로 하는 전면식각공정으로 상기 저장전극용 도전층(35)을 전면식각한다.

도 2e를 참조하면, 상기 주변회로부(400)를 도포하는 감광막패턴(39)을 형성하고 노출된 셀부(300)의 저장전극용 산화막(37)과 평탄화절연막(37)을 제거한다.

후속공정으로 상기 감광막패턴(39)을 제거한다.

본 발명에 사용된 전면식각공정은 일반적인 전면식각공정을 이용하여 실시한 것이다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 콘케이브형 캐패시터 형성공정시 저장전극용 도전층을 형성하고 전체표면상부를 평탄화시키는 절연막을 형성한 다음, 전면식각공정을 실시하고 후속공정으로 셀부의 저장전극용 산화막과 평탄화절연막을 제거하여 저장전극 영역에 예정된 크기의 저장전극을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 효과를 제공한다.

Claims (5)

1. (a) 반도체기판 상부에 저장전극용 산화막을 형성하는 공정과,

   (b) 저장전극 영역으로 예정된 부분의 저장전극용 산화막을 식각하여 저장전극 콘택플러그를 노출시키는 공정과,

   (c) 전체표면상부에 저장전극용 도전층을 형성하는 공정과,

   (d) 상기 저장전극 영역을 매립하는 평탄화절연막을 전체표면상부에 형성하는 공정과,

   (e) 상기 평탄화절연막을 전면식각하고, 상기 저장전극용 도전층을 전면식각하여 상기 저장전극 영역을 매립하는 저장전극 도전층과 평탄화절연막을 형성하는 공정과,

   (f) 상기 반도체기판 셀부의 저장전극용 산화막과 평탄화절연막을 제거하여 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   (c) 의 저장전극용 도전층은 백금, 루테늄, 금, 이리듐, 루테늄산화막, 이리듐산화막, 스트론튬루테늄산화막 및 폴리실리콘막으로 이루어지는 군에서 선택된 물질로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
3. 제 1 항에 있어서,

   (d) 의 평탄화절연막은 산화막으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   (e) 의 전면식각공정은 하지층을 식각장벽으로 하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
5. 제 1 항에 있어서,

   (f) 의 제거공정은 주변층과의 식각선택비 차이를 이용하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.