KR20010004416A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판 상에 워드라인, 비트라인 및 저장전극을 형성하고 상기 저장전극 표면에 유전체막인 탄탈륨산화막을 형성한 다음, 전체표면상부에 플레이트전극용 도전체를 형성하고 상기 플레이트전극용 도전체 상부에 플레이트전극 형성용 감광막패턴을 형성한 다음, 이를 이용하여 상기 도전체를 식각함으로써 플레이트전극을 형성하고 상기 감광막패턴을 스트립하고 포스트 크리닝하여 상기 감광막패턴의 잔유물을 완전히 제거함으로써 반도체소자의 수율, 생산성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 탄탈륨산화막을 유전체막으로 하는 커패시터의 플레이트전극을 식각후 실시되는 포스트 크리닝(post cleanung)공정에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 커패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 커패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서,(εo × εr × A)/ T (단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 커패시터의 면적 그리고 상기 T 는 유전막의 두께)로 표시되는 커패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.
도시되진않았지만 종래기술을 설명하면 다음과 같다.
먼저, 반도체기판 상부에 하부절연층을 형성한다. 이때, 하부절연층은 소자분리절연막, 게이트산화막, 게이트전극 또는 비트라인이 형성하고, 비.피.에스.지.(BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함)와 같이 플로우가 잘되는 절연물질로 형성한다.
그 다음에, 콘택마스크를 이용한 식각공정으로 반도체기판의 예정된 부분, 즉 불순물 확산영역을 노출시키는 비트라인 콘택홀과 저장전극 콘택홀을 형성한다.
그리고, 콘택홀을 매립하는 비트라인 콘택플러그와 저장전극 콘택플러그를 형성한다.
그리고, 비트라인 콘택플러그에 접속되는 비트라인을 형성한다. 그리고, 상기 비트라인 측벽에 질화막으로 스페이서를 형성한다.
그 다음에, 전체표면상부에 USG 박막을 도포하고 이를 화학기계연마하여 평탄화시킨다.
그리고, USG 박막 상부에 반사방지막을 일정두께 형성하고, 후속 식각공정으로 저장전극 콘택플러그를 노출시킬 수 있는 저장전극 마스크를 이용하여 감광막패턴을 형성한다.
그리고, 감광막패턴을 마스크로하여 반사방지막과 USG 박막을 식각하여 저장전극 콘택플러그를 노출시킨다.
그 다음에, 저장전극 콘택플러그에 접속되는 다결정실리콘막을 전체표면상부에 일정두께 형성하고 USG 박막이 노출될때까지 화학기계연마하여 USG 박막 상층의 다결정실리콘막을 식각한다.
그리고, USG 박막을 습식방법으로 일정두께 식각한다.
그 다음에, 다결정실리콘막의 표면에 반구형 다결정실리콘층을 형성한다.
후속공정으로 유전체막과 플레이트전극을 형성한다.
이때, 유전체막은 반도체소자의 정전용량을 증가시키기 위하여 고유전율을 가지는 탄탈륨 산화막으로 형성한다.
그 다음, 플레이트전극 형성공정시 사용된 감광막패턴을 스트립(strip)하고 포스트 크리닝 공정을 실시한다.
이때, 감광막패턴의 스트립은 90 ∼ 110 초의 시간동안 실시하고, 포스트 크리닝 공정은 순수와의 비율이 300 : 1 인 BOE 용액과 피라나 용액의 혼합용액을 이용하여 70 ∼ 90 초 동안 실시하는 것이다.
그러나, 플레이트전극 상측에 감광막패턴의 잔유물로 보이는 폴리머가 남게 된다.
그리고, 폴리머는 후속공정의 파티클로서 반도체소자의 제조공정을 어렵게 하고 그에 따른 반도체소자의 수율 및 생산성을 저하시키고 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위하여, 감광막의 잔유물로 보이는 폴리머를 완전히 제거하기 위하여 감광막의 스트립 시간을 증가시키고 포스트 크리닝공정시 화학물을 변화시켜 포리머를 제거함으로써 후속공정을 용이하게 실시할 수 있도록 하는 반도체소자의 제조방법을 제공함에 있다.
도 1 및 도 2 는 본 발명의 실시예로서 커패시터의 유전체막으로 탄탈륨산화막을 사용한 반도체소자의 제조방법을 도시한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
11 : 반도체기판 13 : 게이트전극
15 : 제1층간절연막 17 : 비트라인 콘택홀
19 : 제2층간절연막 21 : 저장전극 콘택홀
23 : 저장전극 25 : 유전체막, 탄탈륨산화막
27 : 플레이트전극 29 : 감광막패턴
상기와 같은 목적을 실현하기 위한 본 발명은 반도체기판 상에 워드라인, 비트라인 및 저장전극을 형성하는 공정과, 저장전극 표면에 유전체막인 탄탈륨산화막을 형성하는 공정과, 전체표면상부에 플레이트전극용 도전체를 형성하는 공정과, 플레이트전극용 도전체 상부에 플레이트전극 형성용 감광막패턴을 형성하는 공정과, 감광막패턴을 마스크로 하여 도전체를 식각함으로써 플레이트전극을 형성하는 공정과, 감광막패턴을 스트립하는 공정과, 반도체기판을 포스트 크리닝하여 감광막패턴의 잔유물을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 1 및 도 2는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 도 2의 우측에 도시된 부분은 셀부와 주변회로부의 경계부분을 도시한 것이다.
먼저, 반도체기판(11)상부에 활성영역을 정의하는 소자분리막을 형성하고 상기 활성영역에 게이트전극(13), 즉 워드라인을 형성한 다음, 그 상부를 평탄화시키는 제 1층간절연막(15)을 형성한다.
이때, 제 1층간절연막(15)은 비.피.에스.지.(BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함)와 같이 플로우가 잘되는 절연물질로 형성한다.
그리고, 제 1층간절연막(15)을 통하여 반도체기판(11)의 예정된 부분을 노출시키는 비트라인 콘택홀(17)을 형성한다.
그리고, 비트라인 콘택홀(17)을 통하여 반도체기판(11)에 접속되는 비트라인(18)을 형성한다.
그 다음, 전체표면상부를 평탄화시키는 제 2층간절연막(19)을 형성한다.
그리고, 제 2,1층간절연막(19,15)을 통하여 반도체기판(11)을 노출시키는 저장전극 콘택홀(21)을 형성한다.
그리고, 저장전극 콘택홀(21)을 통하여 반도체기판(11)에 접속되는 저장전극(23)을 형성한다.
이때, 저장전극(23)은 스택형이 아닌 삼차원적인 형상으로 형성할 수도 있다.
그 다음, 저장전극(23)표면에 고유전체막인 탄탈륨산화막(25)을 형성하여 후속공정으로 완성되는 커패시터의 정전용량을 고집적화에 충분하도록 한다.
그리고, 전체표면상부에 플레이트전극용 도전체를 형성하고 그 상부에 감광막패턴(29)을 형성한다.
이때, 감광막패턴(29)은 플레이트전극용 도전체가 반도체소자의 셀 영역에만 남도록 셀 마스크를 이용한 노광 및 현상공정을 실시하여 형성한다.
그 다음, 감광막패턴(29)을 마스크로 하여 플레이트전극용 도전체를 식각하여 플레이트전극(27)을 형성한다.
후속공정으로, 감광막패턴(29)을 스트립한다.
이때, 감광막패턴(29)스트립 공정은 산소플라즈마를 이용하여 130 ∼ 170 초 정도의 시간동안 실시한다.
그 다음, 플레이트전극(27)이 형성된 반도체소자의 표면을 포스트 크리닝한다.
이때, 포스트 크리닝 공정은, 순수와의 비율이 300 : 1 인 BOE 용액과 피라나 용액의 혼합용액을 이용하여 70 ∼ 90 초 동안 실시하는 제 1단계와, 티.엠.에이.에이취.(tetramethoxy-ammonium hydroxide, 이하에서 TMAH 라 함)를 이용하여 3 ∼ 5 분 동안 실시하는 제 2단계와, ACT ashland chemical사의 ACT-935를 이용하여 1000 ∼ 1400 초 동안 실시하는 제 3단계로 실시한다.
제 3단계 세정시 ACT-935의 배스내에 1MHz의 소닉(sonic)을 발생시켜 세정을 실시하여 세정효과를 높일 수 있다.
상기한 바와 같이 본 발명은 초고집적 반도체 메모리 소자의 정전용량을 확보하기 위하여 고유전율을 탄탈륨산화막을 사용을 용이하게 하고 기존의 화학물질을 그대로 사용할 수 있어 반도체소자의 생산성을 향상시키고 마스크로 사용된 감광막의 잔유물 유발을 방지하여 반도체소자의 수율을 향상시며 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과가 있다.
Claims (4)
- 반도체기판 상에 워드라인, 비트라인 및 저장전극을 형성하는 공정과,상기 저장전극 표면에 유전체막인 탄탈륨산화막을 형성하는 공정과,전체표면상부에 플레이트전극용 도전체를 형성하는 공정과,상기 플레이트전극용 도전체 상부에 플레이트전극 형성용 감광막패턴을 형성하는 공정과,상기 감광막패턴을 마스크로 하여 상기 도전체를 식각함으로써 플레이트전극을 형성하는 공정과,상기 감광막패턴을 스트립하는 공정과,상기 반도체기판을 포스트 크리닝하여 상기 감광막패턴의 잔유물을 제거하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 감광막패턴의 스트립 공정은 130 ∼ 170 초 동안 산소플라즈마처리하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 포스트 크리닝 공정은 ACT-935를 이용하여 1000 ∼ 1400 초 동안 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 3 항에 있어서, 상기 ACT-935 배스내에 메가헤르츠의 소닉을 발생시켜 세정을 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
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