KR20030059415A - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

Info

Publication number
KR20030059415A
KR20030059415A KR1020010088275A KR20010088275A KR20030059415A KR 20030059415 A KR20030059415 A KR 20030059415A KR 1020010088275 A KR1020010088275 A KR 1020010088275A KR 20010088275 A KR20010088275 A KR 20010088275A KR 20030059415 A KR20030059415 A KR 20030059415A
Authority
KR
South Korea
Prior art keywords
storage electrode
layer
forming
plate electrode
conductive layer
Prior art date
Application number
KR1020010088275A
Other languages
English (en)
Other versions
KR100400327B1 (ko
Inventor
서재범
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0088275A priority Critical patent/KR100400327B1/ko
Publication of KR20030059415A publication Critical patent/KR20030059415A/ko
Application granted granted Critical
Publication of KR100400327B1 publication Critical patent/KR100400327B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 저장전극을 형성하기 전에 코아절연막을 대체하여 제1플레이트전극용 박막을 형성하고, 저장전극 마스크를 식각마스크로 상기 제1플레이트전극용 박막을 식각하여 제1플레이트전극을 형성한 다음, 제1유전체막, 저장전극, 제2유전체막 및 제2플레이트전극의 형성공정을 실시하여 실린더형의 캐패시터를 형성함으로써 안정적인 공정의 진행으로 저장전극의 표면적을 증가시켜 정전용량을 향상시키고 그에 따른 반도체소자의 고집적화를 유리하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{Forming method for capacitor of semiconductor device}
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게 저장전극을 형성하기 전에 코아절연막을 대체하여 제1플레이트전극을 형성하고, 제1플레이트전극/제1유전체막/저장전극/제2유전체막/제2플레이트전극으로 구성되는 실린더형의 캐패시터를 형성하여 정전용량을 증가시키는 반도체소자의 캐패시터 형성방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 소자의 동작에 필요한 최소한의 캐패시터의 정전용량은 줄어드는데 한계가 있다. 이에 작은 면적에 최소한의 정전용량(C)을 확보하기 위하여 많은 노력을 기울이고 있다. 정전용량은 유전율(ε)과 저장전극 표면적(A)에 비례하고 유전막 두께(d)에 반비례하므로 정전용량을 증가시키는 방법으로는 여러가지가 있을 수 있지만, 그 중에서 유전율이 큰 고유전체인 BST((Ba1-xSrx)TiO3), PZT(Pb(ZrTi1-x)O3), Ta2O5등을 이용하여 캐패시터의 정전용량을 증가시키는 방법이 현재 많이 연구되고 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 캐패시터 형성방법에 대하여 설명한다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도이다.
먼저,반도체기판(11) 상부에 소자분리절연막(13) 및 워드라인(워드라인)을 형성한다.
다음, 상기 반도체기판 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 접속되는 폴리 플러그(17)가 구비되는 제1층간절연막(15)을 형성한다.
그 다음, 상기 폴리 플러그(17) 중 비트라인 콘택으로 예정되는 부분에 접속되는 비트라인(19)을 형성한다. 이때, 상기 비트라인(19) 상부에 마스크절연막패턴(21)이 적층되어 있고, 상기 비트라인(19) 및 마스크절연막패턴(21)의 측벽에 절연막 스페이서(23)가 구비되어 있다.
다음, 전체표면 상부에 제2층간절연막(도시안됨)을 형성한다.
그 다음, 저장전극 콘택 마스크를 식각마스크로 상기 제2층간절연막을 식각하여 상기 폴리 플러그(17)를 노출시키는 저장전극 콘택홀(도시안됨)을 형성한다.
다음, 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그(25)를 형성한다. 이때, 상기 저장전극 콘택플러그는 다결정실리콘층 또는 금속층으로 형성된다.
그 다음, 전체표면 상부에 식각방지막(도시안됨) 및 코아절연막(27)을 형성한다.
다음, 저장전극 마스크를 식각마스크로 상기 코아절연막(27)과 식각방지막을 식각하여 상기 저장전극 콘택플러그(25)를 노출시키는 트렌치(29)를 형성한다.
그 다음, 전체표면 상부에 저장전극용 박막(도시안됨)을 형성한다. 이때, 상기 저장전극용 박막은 다결정실리콘층 또는 금속층으로 형성된다.
다음, 상기 저장전극용 박막 상부에 감광막을 도포하여 평탄화시킨 후 상기 감광막 및 저장전극용 박막을 전면식각공정 또는 화학적 기계적 연마공정으로 제거하여 오목형(concave) 저장전극(31)을 형성한다. 이때, 상기 전면식각공정 또는 화학적 기계적 연마공정은 상기 코아절연막(27)을 식각장벽으로 사용하여 실시되고, 상기 저장전극(31) 형성 후 감광막이 잔존한다.
다음, 상기 잔존하는 감광막을 제거하여 저장전극(31)을 노출시킨다. 이때, 상기 감광막은 O2플라즈마를 이용한 건식식각 또는 건식식각공정으로 제거한다.
그 다음, 전체표면 상부에 유전체막(33)을 형성한다. 이때, 상기 유전체막(33)은 ON(oxide-nitride) 또는 ONO(oxide-nitride-oxide)막을 이용하여 형성되거나, Ta2O5막 등의 고유전체를 이용하여 형성된다.
다음, 상기 유전체막(33) 상부에 플레이트전극용 도전층(35)을 형성한다. 이때, 상기 플레이트전극용 도전층(35)은 다결정실리콘층 또는 금속층으로 형성된다. (도 1e 참조)
그 후, 플레이트전극 마스크를 식각마스크로 상기 플레이트전극용 도전층(35)과 유전체막(33)을 식각하여 캐패시터를 형성한다.
상기와 같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 오목형(concave) 저장전극의 한쪽 표면만이 캐패시터 영역으로 사용되므로 고집적 반도체소자에서 요구되는 정전용량을 확보하기 어려운 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 저장전극을 형성하기 전에 코아절연막을 대체하여 제1플레이트전극용 박막을 형성하고, 저장전극 마스크를 식각마스크로 상기 제1플레이트전극용 박막을 식각하여 제1플레이트전극을 형성한 다음, 제1유전체막, 저장전극, 제2유전체막 및 제2플레이트전극의 형성공정을 실시하여 표면적이 증가된 실린더형의 캐패시터를 형성함으로써 정전용량을 향상시키고 그에 따른 반도체소자의 고집적화를 유리하게 하는 반도체소자의 캐패시터의 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 101 : 반도체기판 13, 103 : 소자분리절연막
15, 105 : 제1층간절연막 17, 107 : 폴리플러그
19, 109 : 비트라인 21, 111 : 마스크절연막패턴
23, 113 : 절연막 스페이서 25, 115 : 저장전극 콘택플러그
27 : 코아절연막 29, 119 : 트렌치
31, 123 : 저장전극 33 : 유전체막
35 : 플레이트전극 117 : 제1플레이트전극용 박막
118 : 제1플레이트전극 121 : 제1유전체막
122 : 제1유전체막패턴 125 : 제2유전체막
126 : 제2유전체막패턴 127 : 제2플레이트전극
129 : 제3층간절연막 131 : 금속배선 콘택플러그
133 : 금속배선
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터의 형성방법은,
반도체기판 상부에 저장전극 콘택플러그가 구비되는 층간절연막을 형성하는 공정과,
전체표면 상부에 제1플레이트전극용 도전층을 형성하는 공정과,
저장전극 마스크를 식각마스크로 상기 제1플레이트전극용 도전층을 식각하여 제1플레이트전극을 형성하는 동시에 상기 저장전극 콘택플러그를 노출시키는 트렌치를 형성하는 공정과,
전체표면 상부에 제1유전체막을 형성하는 공정과,
상기 제1유전체막을 전면식각하여 상기 트렌치 측벽에 제1유전체막패턴을 형성하는 공정과,
전체표면 상부에 저장전극용 도전층을 형성하는 공정과,
상기 저장전극용 도전층을 식각하여 실린더형 저장전극을 형성하는 공정과,
전체표면 상부에 제2유전체막과 제2플레이트전극용 도전층을 형성하는 공정과,
플레이트전극 마스크를 식각마스크로 상기 제2플레이트전극용 도전층과 제2유전체막을 식각하는 공정과,
상기 저장전극 콘택플러그는 다결정실리콘층 또는 금속층으로 형성되는 것과,
상기 제1플레이트전극용 도전층은 다결정실리콘층 또는 금속층으로 형성되는 것과,
상기 제1유전체막은 ON, ONO 또는 고유전체로 형성되는 것과,
상기 저장전극용 도전층은 다결정실리콘층 또는 금속층으로 형성되는 것과,
상기 제2유전체막은 ON, ONO 또는 고유전체로 형성되는 것과,
상기 제2플레이트전극용 도전층은 다결정실리콘층 또는 금속층으로 형성되는 것을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도이다.
먼저,반도체기판(101) 상부에 소자분리절연막(103) 및 워드라인(워드라인)을 형성한다.
다음, 상기 반도체기판 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 접속되는 폴리 플러그(107)가 구비되는 제1층간절연막(105)을 형성한다.
그 다음, 상기 폴리 플러그(107) 중 비트라인 콘택으로 예정되는 부분에 접속되는 비트라인(109)을 형성한다. 이때, 상기 비트라인(109) 상부에 마스크절연막패턴(111)이 적층되어 있고, 상기 비트라인(109) 및 마스크절연막패턴(111)의 측벽에 절연막 스페이서(113)가 구비되어 있다.
다음, 전체표면 상부에 제2층간절연막(도시안됨)을 형성한다.
그 다음, 저장전극 콘택 마스크를 식각마스크로 상기 제2층간절연막을 식각하여 상기 폴리 플러그(107)를 노출시키는 저장전극 콘택홀(도시안됨)을 형성한다.
다음, 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그(115)를 형성한다. 이때, 상기 저장전극 콘택플러그(115)는 다결정실리콘층 또는 금속층으로 형성된다.
그 다음, 전체표면 상부에 제1플레이트전극용 도전층(117)을 형성한다. 이때, 상기 제1플레이트전극용 도전층(117)은 다결정실리콘층 또는 금속층으로 형성된다. (도 2a 참조)
다음, 저장전극 마스크를 식각마스크로 상기 제1플레이트전극용 도전층(117)을 식각하여 제1플레이트전극(118)을 형성하는 동시에 상기 저장전극 콘택플러그(115)를 노출시키는 트렌치(119)를 형성한다. (도 2b 참조)
그 다음, 전체표면 상부에 제1유전체막(121)을 소정 두께 형성한다. 이때,상기 제1유전체막(121)은 ON 또는 ONO막으로 형성되거나, Ta2O5막 등의 고유전체로 형성된다. (도 2c 참조)
다음, 상기 제1유전체막(121)을 전면식각하여 상기 저장전극 콘택플러그(115)를 노출시키는 동시에 상기 트렌치(119)의 측벽에 제1유전체막패턴(122)을 형성한다. (도 2d 참조)
그 다음, 전체표면 상부에 저장전극용 도전층(도시안됨)을 형성한다. 이때, 상기 저장전극용 도전층은 다결정실리콘층 또는 금속층으로 형성된다.
다음, 상기 저장전극용 도전층 상부에 희생막(도시안됨)을 형성하여 평탄화시킨다. 이때, 상기 희생막은 감광막이 사용될 수 있다.
그 다음, 상기 희생막 및 저장전극용 도전층을 평탄화식각하여 저장전극(123)을 형성한다. 이때, 상기 평탄화식각공정은 전면식각공정 또는 CMP공정으로 실시된다.
다음, 상기 평탄화식각공정 후 저장전극(123) 내에 잔류하는 희생막을 제거한다. (도 2e 참조)
그 다음, 전체표면 상부에 제2유전체막(125)을 형성하나. 이때, 상기 제2유전체막(125)은 ON 또는 ONO막이 사용되거나, Ta2O5막 등의 고유전체막이 사용될 수 있다. (도 2f 참조)
다음, 상기 제2유전체막(125) 상부에 제2플레이트전극용 도전층(도시안됨)을 형성한다. 이때, 상기 제2플레이트전극용 도전층은 다결정실리콘층 또는 금속층으로 형성된다.
그 다음, 플레이트전극 마스크를 식각마스크로 상기 제2플레이트전극용 도전층과 제2유전체막(125)을 식각하여 제2플레이트전극(127)과 제2유전체막패턴(126)을 형성한다.
상기 공정으로 제1플레이트전극(118)/제1유전체막패턴(122)/저장전극(123)/제2유전체막패턴(126)/제2플레이트전극(127)의 구조를 갖는 캐패시터가 형성된다.
다음, 전체표면 상부에 제3층간절연막(129)을 형성한다.
그 다음, 금속배선 콘택마스크를 식각마스크로 상기 제3층간절연막(129), 제2플레이트전극(127), 제2유전체막패턴(126) 및 소정 두께의 제1플레이트전극(118)을 식각하여 금속배선 콘택홀(도시안됨)을 형성한다.
다음, 상기 금속배선 콘택홀을 매립하는 금속배선 콘택플러그(131)를 형성한다.
그 다음, 상기 금속배선 콘택플러그(131)에 접속되는 금속배선(133)을 형성한다. (도 2g 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 저장전극을 형성하기 전에 코아절연막을 대체하여 제1플레이트전극용 박막을 형성하고, 저장전극 마스크를 식각마스크로 상기 제1플레이트전극용 박막을 식각하여 제1플레이트전극을 형성한 다음, 제1유전체막, 저장전극, 제2유전체막 및 제2플레이트전극의 형성공정을 실시하여 실린더형의 캐패시터를 형성함으로써 안정적인공정의 진행으로 저장전극의 표면적을 증가시켜 정전용량을 향상시키고 그에 따른 반도체소자의 고집적화를 유리하게 하는 이점이 있다.

Claims (7)

  1. 반도체기판 상부에 저장전극 콘택플러그가 구비되는 층간절연막을 형성하는 공정과,
    전체표면 상부에 제1플레이트전극용 도전층을 형성하는 공정과,
    저장전극 마스크를 식각마스크로 상기 제1플레이트전극용 도전층을 식각하여 제1플레이트전극을 형성하는 동시에 상기 저장전극 콘택플러그를 노출시키는 트렌치를 형성하는 공정과,
    전체표면 상부에 제1유전체막을 형성하는 공정과,
    상기 제1유전체막을 전면식각하여 상기 트렌치 측벽에 제1유전체막패턴을 형성하는 공정과,
    전체표면 상부에 저장전극용 도전층을 형성하는 공정과,
    상기 저장전극용 도전층을 식각하여 실린더형 저장전극을 형성하는 공정과,
    전체표면 상부에 제2유전체막과 제2플레이트전극용 도전층을 형성하는 공정과,
    플레이트전극 마스크를 식각마스크로 상기 제2플레이트전극용 도전층과 제2유전체막을 식각하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 저장전극 콘택플러그는 다결정실리콘층 또는 금속층으로 형성되는 것을특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 제1플레이트전극용 도전층은 다결정실리콘층 또는 금속층으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 제1유전체막은 ON, ONO 또는 고유전체로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 저장전극용 도전층은 다결정실리콘층 또는 금속층으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 제2유전체막은 ON, ONO 또는 고유전체로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서,
    상기 제2플레이트전극용 도전층은 다결정실리콘층 또는 금속층으로 형성되는것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
KR10-2001-0088275A 2001-12-29 2001-12-29 반도체소자의 캐패시터 형성방법 KR100400327B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0088275A KR100400327B1 (ko) 2001-12-29 2001-12-29 반도체소자의 캐패시터 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0088275A KR100400327B1 (ko) 2001-12-29 2001-12-29 반도체소자의 캐패시터 형성방법

Publications (2)

Publication Number Publication Date
KR20030059415A true KR20030059415A (ko) 2003-07-10
KR100400327B1 KR100400327B1 (ko) 2003-10-01

Family

ID=32215851

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0088275A KR100400327B1 (ko) 2001-12-29 2001-12-29 반도체소자의 캐패시터 형성방법

Country Status (1)

Country Link
KR (1) KR100400327B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728969B1 (ko) * 2005-12-28 2007-06-15 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7312489B2 (en) 2003-07-14 2007-12-25 Samsung Electronics Co., Ltd. Memory cell having bar-shaped storage node contact plugs and methods of fabricating same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920004368B1 (ko) * 1989-09-04 1992-06-04 재단법인 한국전자통신연구소 분리병합형 홈의 구조를 갖는 d램셀과 그 제조방법
JPH08167699A (ja) * 1994-12-14 1996-06-25 Toshiba Corp 半導体装置の製造方法
EP0881669B1 (en) * 1997-05-30 2005-12-14 STMicroelectronics S.r.l. Manufacturing process of a germanium implanted heterojunction bipolar transistor
KR20000041957A (ko) * 1998-12-24 2000-07-15 윤종용 반도체 디램 셀 캐패시터의 제조 방법
KR100308622B1 (ko) * 1999-04-12 2001-11-01 윤종용 디램 셀 캐패시터 및 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7312489B2 (en) 2003-07-14 2007-12-25 Samsung Electronics Co., Ltd. Memory cell having bar-shaped storage node contact plugs and methods of fabricating same
US7470586B2 (en) 2003-07-14 2008-12-30 Samsung Electronics Co., Ltd. Memory cell having bar-shaped storage node contact plugs and methods of fabricating same
KR100728969B1 (ko) * 2005-12-28 2007-06-15 주식회사 하이닉스반도체 반도체 소자의 제조방법

Also Published As

Publication number Publication date
KR100400327B1 (ko) 2003-10-01

Similar Documents

Publication Publication Date Title
JP2914359B2 (ja) 半導体素子のキャパシタ形成方法
US6403431B1 (en) Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits
US6844229B2 (en) Method of manufacturing semiconductor device having storage electrode of capacitor
KR19990016233A (ko) 고유전체막을 갖는 반도체 장치의 커패시터 전극및 커패시터 형성방법
KR100400327B1 (ko) 반도체소자의 캐패시터 형성방법
KR100764336B1 (ko) 반도체소자의 저장전극 및 그 제조방법
KR100369868B1 (ko) 반도체소자의 저장전극 형성방법
KR100346455B1 (ko) 반도체소자의 캐패시터 형성방법
KR100487915B1 (ko) 반도체소자의캐패시터형성방법
KR100414737B1 (ko) 반도체소자의 캐패시터 형성방법
KR20010061085A (ko) 반도체소자의 캐패시터 형성방법
KR0166491B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20000042489A (ko) 반도체소자의 저장전극 형성방법
KR100400285B1 (ko) 반도체 소자의 제조방법
KR0164080B1 (ko) 반도체 소자의 저장전극 형성방법
KR100866707B1 (ko) 반도체소자의 저장전극 형성방법
KR20040002287A (ko) 반도체소자의 저장전극 형성방법
KR20040002277A (ko) 반도체소자의 저장전극 형성방법
KR20020002633A (ko) 반도체소자의 캐패시터 형성방법
KR20020045890A (ko) 반도체소자의 캐패시터 형성방법
KR20010004684A (ko) 반도체소자의 제조방법
KR19990003042A (ko) 반도체 소자의 캐패시터 형성방법
KR20020045889A (ko) 반도체소자의 캐패시터 형성방법
KR20000045458A (ko) 반도체소자의 저장전극 형성방법
KR19990061112A (ko) 반도체 소자의 캐패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee