KR20010004684A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로,

저장전극이 구비되어 셀부와 주변회로부가 단차를 갖는 반도체기판 상부에 플레이트전극용 도전체와 질화막을 적층하고 상기 플레이트전극용 도전체와 질화막을 식각하되, 셀 마스크를 이용하여 실시한 다음, 전체표면상부에 층간절연막을 형성하고 상기 셀부의 질화막이 노출되도록 평탄화식각하여 상기 주변회로부는 제2층간절연막과 손상되지않은 질화막이 남기고 상기 질화막을 스토핑 레이어로 하여 상기 플레이트전극용 도전체와 반도체기판을 노출시키는 콘택홀을 형성하는 공정으로 반도체소자의 특성 열화를 방지하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 주변회로부에 콘택홀 식각공정시 스토핑 레이어 ( stopping layer ) 로 사용할 수 있는 질화막을 플레이트전극용 다결정실리콘막 상부에 형성함으로써 후속공정을 용이하게 실시할 수 있도록 하는 기술에 관한 것이다.

고집적 반도체소자에서 저장전극을 셀 지역에만 형성하게 되어 셀부과 주변회로부 간에 단차가 발생한다.

이러한 문제를 해결하기 위하여 최근에는 두꺼운 절연층을 증착하고 이를 화학기계연마 ( chemical mechanical polishing, 이하에서 CMP 라 함 ) 하여 그 단차를 줄이는 셀 프로세스를 도입하고 있다.

그러나, 금속배선을 플레이트전극에 접속시키는 콘택공정시 반도체기판에 접속되는 콘택공정과 동시에 실시하는데 이때 상대적으로 낮은 깊이로 형성되는 플레이트 전극과의 콘택공정시 상기 플레이트전극을 통과하여 그 하부의 층간절연막까지 노출시켜 콘택홀을 형성하는 경우가 유발된다.

이로인하여, 상기 플레이트전극 하부에 형성된 구조물과 접속될 수도 있어 반도체소자의 수율을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 플레이트전극 상부에 질화막을 일정두께 형성하고 플레이트전극 식각공정시 같이 식각하여 콘택공정시 스토핑 레이어로 사용함으로써 콘택공정을 용이하게 실시할 수 있도록 하여 반도체소자의 수율을 향상시키고 그에 다른 반도체소자의 고집적화를 용이하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.

도 2a 내지 도 2f 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.

〈 도면의 주요부분에 대한 부호의 설명 〉

11 : 반도체기판 13,33 : 제1층간절연막

15,35 : 플레이트전극용 다결정실리콘막

17,37 : 질화막 19,41 : 제2층간절연막

21 : 감광막패턴 23,45 : 콘택홀

32 : 리페어 라인 ( repair line ) 39 : 제1감광막패턴

43 : 제2감광막패턴

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,

저장전극이 구비되어 셀부와 주변회로부가 단차를 갖는 반도체기판 상부에 플레이트전극용 도전체와 질화막을 적층하는 공정과,

상기 플레이트전극용 도전체와 질화막을 식각하되, 셀 마스크를 이용하여 실시하는 공정과,

전체표면상부에 층간절연막을 형성하고 상기 셀부의 질화막이 노출되도록 평탄화식각하여 상기 주변회로부는 제2층간절연막과 손상되지않은 질화막이 남는 공정과,

상기 질화막을 스토핑 레이어로 하여 상기 플레이트전극용 도전체와 반도체기판을 노출시키는 콘택홀을 형성하는 공정을 포함하는 것을 특징으로한다.

한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,

금속콘택공정시 셀 플레이트가 관통되는 문제를 해결하기 위하여 저장전극 형성에 의한 셀부와 주변회로부 간에 발생하는 단차를 이용하여 질화막을 셀지역에는 얇게 형성하고 셀부의 끝부분에는 두껍게 형성하여 CMP 공정시 스토핑 레이어로 사용함으로써 셀부의 끝부분에 형성된 질화막은 전원 라인 콘택공정시 셀 플레이트가 관통되지않도록 하여 소자의 플레이트 하부의 구조물과의 절연특성 열화를 방지하고 예정된 콘택공정을 용이하게 실시할 수 있도록 하는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1d 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 일측은 셀부(100)을 도시하고 타측은 주변회로부(200)를 도시한다.

먼저, 반도체기판(11) 상부에 제1층간절연막(13)을 형성한다. 이때, 상기 제1층간절연막(13)은 워드라인 및 비트라인 등의 하부구조물을 형성하고 이들을 서로 절연시키는 절연막으로 형성된 것이다. 그리고, 상기 절연막은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.

그 다음, 상기 반도체기판(11)에 접속되는 저장전극(도시안됨)을 형성하고 그 표면에 유전체막(도시안됨)을 형성한 다음, 전체표면상부에 플레이트전극용 다결정실리콘막(15)과 질화막(17)을 각각 일정두께 형성한다. 여기서, 상기 질화막(17)은 200 ∼ 1000 Å 두께로 형성한다. (도 1a)

그리고, 셀마스크(도시안됨)를 이용한 식각공정으로 상기 질화막(17)과 플레이트전극(15)을 식각한다. (도 1b)

그리고, 전체표면상부에 제2층간절연막(19)을 형성하고 상기 제2층간절연막(19)을 평탄화식각하되, 상기 셀부(100)의 질화막(17)이 10 ∼ 200 Å 두께로 남도록 실시한다.

이때, 상기 평탄화식각공정은 CMP 방법이나 에치백공정으로 실시할 수 있다.

그 다음, 전체구조 표면 상부에 콘택마스크를 이용한 노광 및 현상공정을 사용하여 감광막패턴(21)을 형성한다. (도 1c)

그리고, 상기 감광막패턴(21)을 마스크로하여 상기 셀부(100) 끝부분에 형성된 질화막(17)을 통하여 상기 플레이트전극용 다결정실리콘막(15)을 노출시키는 콘택홀과 반도체기판을 노출시키는 콘택홀(23)을 형성한다.

여기서, 상기 질화막(17)이 상기 반도체기판(11)을 노출시키는 깊은 콘택홀(23) 식각공정 동안 스토핑 레이어 역할을 하여 상기 플레이트전극을 완전히 통과하지 못하도록 한다. (도 1d)

도 2a 내지 도 2f 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서,셀 플레이트 패턴을 후속공정인 리페어 식각시 중간 스토핑 레이어로 사용할 수 있도록 실시한 것이다.

먼저, 상기 도 1c 와 같이 반도체기판 상부에 제1층간절연막(33)을 형성한다. 이때, 상기 제1층간절연막(33)은 리페어 라인(32)이 형성되고 그 상부에 플레이트전극용 다결정실리콘막(35)과 질화막(37)을 각각 일정두께 형성한다. 여기서, 상기 리페어 라인(32)은 워드라인이나 비트라인 형성공정시 주변회로부에 형성할 수 있다.

그 다음, 상기 적층구조 상부에 리페어 에치 스톱용 마스크를 이용한 노광 및 현상공정으로 제1감광막패턴(39)을 상기 질화막(37) 상부에 형성한다. 이때, 상기 제1감광막패턴(39)은 리페어 라인(32) 상측에 형성한다. (도 2a, 도 2b)

그 다음, 상기 제1감광막패턴(39)을 마스크로하여 상기 질화막(37)과 플레이트전극용 다결정실리콘막(35)을 식각한다.

그 다음, 상기 제1감광막패턴(39)을 제거하고, 전체표면상부에 제2층간절연막(41)을 형성한다.

그리고, 상기 제2층간절연막(41) 상부에 제2감광막패턴(43)을 형성한다. 이때, 상기 제2감광막패턴(43)은 상기 다결정실리콘막(35)과 질화막(37) 적층구조를 통하여 상기 리페어 라인(32)을 노출시키는 콘택홀을 형성할 수 있는 마스크를 이용하여 형성한다. (도 2c, 도 2d)

그 다음, 상기 제2감광막패턴(43)을 마스크로하여 상기 제2층간절연막(41), 질화막(37), 플레이트전극용 다결정실리콘막(35) 및 제1층간절연막(33)을 식각하여 상기 리페어 라인(32)을 노출시키는 콘택홀(45)을 형성한다. (도 2e, 도 2f)

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 플레이트전극용 도전체 상부에 질화막을 적층하고 셀 플레이트 마스크를 이용하여 패터닝한 다음, 금속배선 콘택홀을 형성공정시 소자의 특성 열화를 방지하며 용이하게 실시할 수 있는 효과를 제공한다.

Claims (5)

1. 저장전극이 구비되어 셀부와 주변회로부가 단차를 갖는 반도체기판 상부에 플레이트전극용 도전체와 질화막을 적층하는 공정과,

   상기 플레이트전극용 도전체와 질화막을 식각하되, 셀 마스크를 이용하여 실시하는 공정과,

   전체표면상부에 층간절연막을 형성하고 상기 셀부의 질화막이 노출되도록 평탄화식각하여 상기 주변회로부는 제2층간절연막과 손상되지않은 질화막이 남는 공정과,

   상기 질화막을 스토핑 레이어로 하여 상기 플레이트전극용 도전체와 반도체기판을 노출시키는 콘택홀을 형성하는 공정을 포함하는 반도체소자의 제조방법.
2. 제 1 항에 있어서,

   상기 질화막은 200 ∼ 1000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
3. 제 1 항에 있어서,

   상기 평탄화식각공정은 화학기계연마공정이나 에치백공정으로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
4. 제 1 항에 있어서,

   상기 평탄화식각공정은 상기 셀부의 질화막이 10 ∼ 200 Å 두께 남기는 것을 타겟으로 하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
5. 제 1 항에 있어서,

   상기 스토핑 레이어를 리페어 라인의 콘택공정에 사용하는 것을 특징으로하는 반도체소자의 제조방법.