KR20010002130A - 반도체소자의 자기정렬적인 콘택방법 - Google Patents

Abstract

본 발명은 반도체소자의 자기정렬적인 콘택방법에 관한 것으로,

반도체기판 상부에 도전체, 제1실리콘리치 실리콘산화질화막 및 제2실리콘리치 실리콘산화질화막을 일정두께 형성하고 이들을 패터닝하여 도전배선을 형성하고 상기 도전배선 측벽에 제3실리콘리치 실리콘산화질화막과 제4실리콘리치 실리콘산화질화막 적층구조의 스페이서를 형성한 다음, 전체표면상부를 평탄화시키는 층간절연막을 형성하고 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 자기정렬적으로 형성하는 공정으로 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 자기정렬적인 콘택방법{A method of manufacturing self align contact of semiconductor device}

본 발명은 반도체소자의 자기정렬적인 콘택방법에 관한 것으로, 특히 실리콘 리치 실리콘산화질화막 ( Si-rich SiON ) 을 식각장벽으로 하여 자기정렬적인 콘택홀을 형성하는 기술에 관한 것이다.

현재 사용되고 있는 노광기술로는 16 M DRAM 까지 콘택홀을 형성할 때 콘택홀 측벽에 인접한 도전층과 절연불량이 발생하지 않고 소자를 형성할 수 있으나, 소자가 고집적화됨에 따라 단위셀의 크기가 축소되고, 그에 따라서 콘택홀과 도전층의 간격이 좁아지게 된다.

상기와 같이 좁아진 콘택홀을 형성하기 위하여 콘택의 크기를 축소시켜야 하고, 이를 위하여 노광방식을 바꾸거나, 마스크를 바꾸어서 어느 정도는 해결할 수 있었다. 또한, 자기정렬적인 콘택 ( self-aligned contact, 이하에서 SAC 라 함 ) 으로 이를 해결하기도 하였다.

한편, SAC 공정중 가장 각광받는 것으로 산화막 식각공정시 식각장벽으로 질화막을 사용하는 자기정렬적인 콘택 ( nitride barrier SAC, 이하에서 NBSAC 이라 함 ) 공정을 사용한다.

도 1 은 종래기술에 따른 반도체소자의 자기정렬적인 콘택방법을 도시한 단면도이다.

먼저, 반도체기판(31) 상부에 게이트전극용 도전체(33)를 형성하고 그 상부에 마스크절연막인 제1실리콘질화막(35)을 형성한다.

그리고, 상기 제1실리콘질화막(35) 상부에 반사방지막으로 실리콘산화질화막(39)을 형성한다.

그리고, 게이트전극 마스크를 이용한 식각공정으로 상기 반사방지막인 실리콘산화질화막(39), 마스크절연막인 제1실리콘질화막(35)과 게이트전극용 도전체(33)를 식각하여 게이트전극을 형성한다.

여기서, 상기 반사방지막은 노광공정시 마스크절연막으로 사용되는 실리콘질화막의 난반사가 심하여 고집적화된 반도체소자의 제조공정에서는 반드시 필요한 박막이다.

그 다음, 상기 게이트전극 측벽에 제2실리콘질화막(37)으로 절연막 스페이서를 형성한다.

그리고, 전체표면상부를 평탄화시키는 층간절연막(41)을 형성한다. 이때, 상기 층간절연막(41)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다.

그 다음, 상기 반도체기판(31)의 예정된 부분을 노출시키는 자기정렬적인 콘택공정으로 콘택홀(43)을 형성한다. (도 1)

상기한 바와같이 종래기술에 따른 자기정렬적인 콘택공정은, 마스크절연막이나 절연막 스페이서로 사용되는 실리콘질화막의 큰 응력 ( stress ) 로 인하여 웨이퍼의 뒤틀림 현상이 유발될 수 있고 그로인한 도전체의 리프팅 ( lifting ) 등의 현상이 발생한다. 그리고, 그에 따른 후속 리소그래피 ( lithography ) 공정을 어렵게 하는 문제점이 있다.

그리고, 상기 실리콘질화막은 높은 유전율을 가지고 있어 도전체의 주변에 형성되어 높은 기생 캐패시턴스를 가지게 됨으로써 소자의 특성을 열화시킬 수 있는 문제점이 있다.

그리고, 상기 실리콘질화막은 난반사가 심하여 그 상부에 반사방지막을 반드시 필요로 하게 되어 공정이 복잡해지는 문제점이 있다.

최근에는, 상기한 여러가지 문제점을 해결하기 위하여 실리콘질화막보다 응력이 작고, 유전율이 작으며 반사방지막의 적층이 필요없는 실리콘 리치 실리콘산화질화막을 마스크절연막과 절연막 스페이서로 사용한 자기정렬공정으로 콘택공정을 실시하였다. 이때, 상기 실리콘 리치 실리콘산화질화막은 실리콘이 20 퍼센트의 부피비로 함유된 것이다.

그러나, 상기 실리콘리치 실리콘산화질화막은 실리콘질화막에 비하여 전기적특성이 떨어져 종래보다 누설전류가 증가되는 문제점을 유발하였다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 실리콘산화질화막과 실리콘리치 실리콘산화질화막의 적층구조로 도전체의 마스크절연막과 절연막 스페이서를 형성함으로써 자기정렬적인 콘택공정시 반도체소자의 특성, 신뢰성 및 수율을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 반도체소자의 자기정렬적인 콘택방법을 제공하는데 그 목적이 있다.

도 1 은 종래기술에 따른 반도체소자의 자기정렬적인 콘택방법을 도시한 단면도.

도 2a 및 도 2b 는 본 발명의 실시예에 따른 반도체소자의 자기정렬적인 콘택방법을 도시한 단면도.

〈 도면의 주요부분에 대한 부호의 설명 〉

11,31 : 반도체기판 13,33 : 게이트전극용 도전체

15 : 제1실리콘리치 실리콘산화질화막

17 : 제2실리콘리치 실리콘산화질화막

19 : 제3실리콘리치 실리콘산화질화막, 절연막 제1스페이서

21 : 제4실리콘리치 실리콘산화질화막, 절연막 제2스페이서

23,41 : 층간절연막 25,43 : 콘택홀

35 : 제1실리콘질화막 37 : 제2실리콘질화막

39 : 실리콘리치 실리콘산화질화막

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 자기정렬적인 콘택방법은,

반도체기판 상부에 도전체, 제1실리콘리치 실리콘산화질화막 및 제2실리콘리치 실리콘산화질화막을 일정두께 형성하고 이들을 패터닝하여 도전배선을 형성하는 공정과,

상기 도전배선 측벽에 제3실리콘리치 실리콘산화질화막과 제4실리콘리치 실리콘산화질화막 적층구조의 스페이서를 형성하는 공정과,

전체표면상부를 평탄화시키는 층간절연막을 형성하는 공정과,

상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 자기정렬적으로 형성하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참고로 하여 본 발명은 상세히 설명하기로 한다.

도 2a 및 도 2b 는 본 발명의 실시예에 따른 반도체소자의 자기정렬적인 콘택방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상부에 게이트전극용 도전체(13), 제1 실리콘산화질화막(15)과 제1실리콘리치 실리콘산화질화막(17)을 적층한다.

이때, 상기 제1실리콘리치 산화질화막(17)은 실리콘이 20 퍼센트 무게비로 포함된 산화질화막이다.

그리고, 상기 제1산화질화막(15)은 통상의 산화질화막으로서, 상기 제2실리콘리치 실리콘산화질화막(17)의 형성공정중 공급되는 실리콘의 소오스 가스를 조절함으로써,상기 제1실리콘산화질화막(15)과 제 1실리콘리치 산화질화막(17)을 인-시튜로 형성할 수 있다.

그 다음, 상기 적층구조 상부에 감광막을 도포하고 이를 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 감광막패턴을 형성한다.

그리고, 상기 감광막패턴을 마스크로하여 상기 적층구조를 식각하여 상측에 제1 실리콘산화질화막(15)과 제1실리콘리치 산화질화막(17)의 적층구조가 구비되는 게이트전극을 형성한다. (도 2a)

그 다음, 전체표면상부에 제2 실리콘산화질화막(19)을 일정두께 형성하고 이를 이방성식각하여 상기 게이트전극 측벽에 상기 제2 실리콘산화질화막(19)으로 절연막 제1스페이서를 형성한다.

그리고, 전체표면상부에 제2실리콘리치 산화질화막(21)을 일정두께 형성하고 이를 이방성식각하여 상기 절연막 제1스페이서(19) 측벽에 상기 제2실리콘리치 산화질화막(21)으로 절연막 제2스페이서를 형성한다.

한편, 상기 제1 및 제2 실리콘산화질화막(15,19)은 산화막으로 대신할 수 있다.

그 다음, 전체표면 상부를 평탄화시키는 층간절연막(23)을 형성한다. 이때, 상기 층간절연막(23)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.

그리고, 비트라인이나 저장전극을 형성할 수 있는 콘택마스크를 이용한 식각공정으로 상기 층간절연막(23)을 자기정렬적으로 식각하여 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(25)을 형성한다.

이때, 상기 자기정렬적인 콘택식각공정은 상기 층간절연막(23)과 제1 및 2실리콘리치 산화질화막(17,21)에 충분한 식각선택비 차이를 가질 수 있는 C₄F₈/ CH₂F₂등의 C-F 계 플라즈마를 이용하여 실시한다.

그리고, 상기 식각공정의 안정성을 향상시키기 위하여 아르곤이나 헬륨 등과 같은 불활성가스를 첨가하여 실시할 수도 있다.

그리고, 상기 식각공정은 C₃F₈, C₅F₈등과 같은 탄소 리치 ( C-rich ) 불소가스를 이용하여 실시할 수도 있다. 여기에 C-H-F 계 가스를 첨가하여 폴리머로 인한 식각정지 현상을 없애면서 고선택비를 갖도록 실시할 수도 있다. (도 2b)

한편, 상기 게이트전극 대신 비트라인의 마스크절연막 및 절연막 스페이서로 본 발명과 같은 실리콘산화질화막과 실리콘리치 실리콘산화질화막의 적층구조를 형성할 수 있어 비트라인콘택공정이나 저장전극 콘택공정에 적용할 수 있다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 자기정렬적인 콘택방법은, 통상의 실리콘산화질화막과 실리콘리치 산화질화막 또는 통상의 실리콘산화막과 실리콘리치 산화질화막의 적층구조로 마스크절연막과 절연막 스페이서를 형성하여 자기정렬적인 콘택공정을 용이하게 실시할 수 있도록 하는 효과가 있다.

Claims (7)

1. 반도체기판 상부에 도전체, 제1 실리콘산화질화막 및 제1실리콘리치 실리콘산화질화막을 일정두께 형성하고 이들을 패터닝하여 도전배선을 형성하는 공정과,

   상기 도전배선 측벽에 제2 실리콘산화질화막과 제2 산화질화막의 적층구조 스페이서를 형성하는 공정과,

   전체표면상부를 평탄화시키는 층간절연막을 형성하는 공정과,

   상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 자기정렬적으로 형성하는 공정을 포함하는 반도체소자의 자기정렬적인 콘택방법.
2. 제 1 항에 있어서,

   상기 제1,2 실리콘산화질화막은 상기 제1,2 실리콘리치 산화질화막의 형성공정시 실리콘 리치 소오스 가스를 조절하여 상기 실리콘리치 산화질화막 형성공정시에 인-시튜로 형성하는 것을 특징으로하는 반도체소자의 콘택방법.
3. 제 1 항에 있어서,

   상기 자기정렬적인 콘택식각공정은 상기 층간절연막과 제1,2실리콘리치 산화질화막이 충분한 식각선택비 차이를 가질 수 있는 C-F 계 플라즈마를 이용하여 실시하는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택방법.
4. 제 3 항에 있어서,

   상기 자기정렬적인 콘택식각공정은 식각공정의 안정성을 향상시키기 위하여 아르곤이나 헬륨 등과 같은 불활성가스를 첨가하여 실시하는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택방법.
5. 제 1 항에 있어서,

   상기 자기정렬적인 콘택식각공정은 C₃F₈, C₅F₈등과 같은 탄소 리치 ( C-rich ) 불소가스를 이용하여 실시하는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택방법.
6. 제 5 항에 있어서,

   상기 콘택식각공정은 C-H-F 계 가스를 첨가하여 폴리머로 인한 식각정지 현상을 억제하는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택방법.
7. 제 1 항에 있어서,

   상기 제1 및 2 실리콘산화질화막은 산화막으로 대신하는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택방법.