KR20010063853A - 반도체소자의 비트라인 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로,
반도체기판 상부에 제1마스크절연막 및 제1절연막 스페이서가 구비되는 워드라인을 형성하고 전체표면상부에 제1층간절연막을 형성하고 그 상부에 식각장벽층을 형성한 다음, 콘택마스크를 이용한 사진식각공정으로 상기 식각장벽층을 식각하고 전체표면상부에 제2층간절연막을 형성한 다음, 상기 식각장벽층을 식각장벽으로 하여 비트라인 마스크를 이용한 식각공정으로 비트라인 영역의 상기 제2,1층간절연막을 자기정렬적인 듀얼 다마신 식각함으로써 상기 반도체기판을 노출시키는 비트라인을 콘택홀을 형성하고 상기 비트라인 콘택홀을 매립하는 제1텅스텐막으로 콘택플러그를 형성한 다음, 상기 제2층간절연막 측벽에 제2절연막 스페이서를 형성하고 상기 제2절연막 스페이서 간의 비트라인 영역을 제2텅스텐막으로 일정높이 형성한 다음, 상기 제2절연막 스페이서 사이의 상기 제2텅스텐막 상부에 제2마스크절연막을 형성하는 것과 같이 자기정렬적인 듀얼 다마신 공정으로 후속공정에서 유발될 수 있는 비트라인의 리프팅을 방지하고 그에 따른 반도체소자의 고집적화 및 고속화를 가능하게 하며 반도체소자의 생산성을 향상시킬 수 있는 기술이다.
Description
본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 특히 자기정렬적인 듀얼 다마신 ( self aligned dual damascene, 이하에서 SADD 라 함 ) 방법을 사용한 텅스텐 비트라인을 형성하여 후속 공정으로 인한 비트라인의 리프팅 (ligfting ) 현상을 방지할 수 있는 기술에 관한 것이다.
디램 디자인 룰 ( DRAM design rule ) 이 0.13 ㎛ 이하로 감소함에 따라 저항이 적은 비트라인이 요구되고 있다.
따라서, 텅스텐을 비트라인으로 사용하는 텅스텐 비트라인이 활발하게 연구되고 있다.
도시되지않았으나, 종래기술에 따른 텅스텐 비트라인 형성방법은 다음과 같다.
먼저, 반도체기판 상에 반도체소자의 활성영역을 정의하는 소자분리막을 형성하고, 상기 반도체기판의 활성영역에 워드라인을 형성한다.
그리고, 상기 워드라인의 상측 및 측벽에 제1마스크절연막과 제2절연막 스페이서를 각각 형성한다.
그 다음, 전체표면상부에 제1층간절연막을 형성하고 상기 반도체기판의 콘택 영역을 노출시키는 비트라인 콘택홀을 형성한다.
그리고, 상기 비트라인 콘택홀을 매립하는 콘택플러그를 형성한다. 이때, 상기 콘택플러그는 텅스텐으로 형성한다.
그리고, 상기 콘택플러그에 접속되는 비트라인 도전층을 전체표면상부에 형성한다.
그리고 상기 비트라인 도전층 상부에 제2마스크절연막을 질화막으로 형성한다.
그리고, 상기 비트라인 도전층을 비트라인 마스크를 이용한 사진식각공정으로 패터닝하여 상기 콘택플러그를 통하여 상기 반도체기판에 접속되는 비트라인을 형성한다.
이때, 상기 비트라인은 상측에 제2마스크절연막이 구비된 것이다.
그 다음, 후속공정으로 상기 비트라인 측벽에 제2절연막 스페이서를 형성한다.
상기한 바와같이 종래기술에 따른 반도체소자의 비트라인 형성방법은, 후속 열처리공정시 비트라인 상부에 질화막으로 형성된 제2마스크절연막가 상기 비트라인에 큰 응력을 걸리게 하고 이는 후속 열처리공정에서 용이하게 리프팅이 발생되도록 하는 역할을 하여 비트라인의 절연특성을 저하시키고 그에 따른 반도체소자의 특성 및 신뢰성을 저하시키며 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 유얼 다마신 방법으로 비트라인 상부에 마스크절연막을 형성하여 후속 공정시 비트라인의 특성 열화를 방지할 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e 는 본 발명의 실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 게이트전극용 도전층
15 : 제1마스크절연막 17 : 제1절연막 스페이서
19 : 제1층간절연막 21 : 식각장벽층
23 : 비트라인 콘택홀 25 : 제2층간절연막
27 : 제1텅스텐막 29 : 제2절연막 스페이서
31 : 제2텅스텐막 33 : 제2마스크절연막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 비트라인 형성방법은,
반도체기판 상부에 제1마스크절연막 및 제1절연막 스페이서가 구비되는 워드라인을 형성하는 공정과,
전체표면상부에 제1층간절연막을 형성하고 그 상부에 식각장벽층을 형성하는 공정과,
콘택마스크를 이용한 사진식각공정으로 상기 식각장벽층을 식각하는 공정과,
전체표면상부에 제2층간절연막을 형성하는 공정과,
상기 식각장벽층을 식각장벽으로 하여 비트라인 마스크를 이용한 식각공정으로 비트라인 영역의 상기 제2,1층간절연막을 자기정렬적인 듀얼 다마신 식각함으로써 상기 반도체기판을 노출시키는 비트라인을 콘택홀을 형성하는 공정과,
상기 비트라인 콘택홀을 매립하는 제1텅스텐막으로 콘택플러그를 형성하는 공정과,
상기 제2층간절연막 측벽에 제2절연막 스페이서를 형성하는 공정과,
상기 제2절연막 스페이서 간의 비트라인 영역을 제2텅스텐막으로 일정높이 형성하는 공정과,
상기 제2절연막 스페이서 사이의 상기 제2텅스텐막 상부에 제2마스크절연막을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명은 상세히 설명하기로 한다.
도 1a 내지 도 1e 는 본 발명의 실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 워드라인, 즉 게이트전극용 도전층(13), 제1마스크절연막(15)을 전체표면상부에 형성하여 상기 게이트전극용 도전층(13)과 상기 제1마스크절연막(15)의 적층구조를 형성한다.
이때, 상기 제1마스크절연막(15)은 질화막이나 산화질화막으로 형성한다.
그 다음, 워드라인 마스크를 이용한 사진식각공정으로 상기 적층구조를 패터닝한다.
그리고, 상기 패터닝된 적층구조 측벽에 제1절연막 스페이서(17)를 형성한다. 이때, 상기 제1절연막 스페이서(17)는 전체표면상부에 질화막이나 산화질화막을 일정두께 형성하고 이를 증착된 두께 만큼 이방성각하여 상기 적층구조 측벽에 형성한다.
그 다음, 전체표면상부를 평탄화시키는 제1층간절연막(19)을 형성한다.
이때, 상기 제1층간절연막(19)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그리고, 후속 열처리공정으로 상기 BPSG 절연막을 플로우시켜 평탄화시키고 필요하면 화학기계연마나 에치백 공정으로 평탄화식각공정을 실시한다.
그 다음, 상기 제1층간절연막(19) 상부에 식각장벽층(21)을 일정두께 형성한다.
이때, 상기 식각장벽층(21)은 질화막이나 산화질화막으로 형성한다.
그 다음, 비트라인 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 식각장벽층(21)을 식각하여 상기 제1층간절연막(19)을 노출시킨다.
그리고, 전체표면상부에 제2층간절연막(25)을 형성한다.
그리고, 비트라인 마스크(도시안됨)를 이용한 식각공정으로 제2층간절연막(25)과 제1층간절연막(19)을 식각하여 상기 반도체기판(11)의 콘택영역을 노출시키는 비트라인 콘택홀(23)을 형성한다.
이때, 상기 식각장벽층(21)이 마스크 역할을 하여 상기 제1층간절연막(19) 중에서 상기 식각장벽층(21) 하부의 비트라인 콘택영역에 위치한 제1층간절연막(19)만이 식각된다. (도 1a)
그 다음, 상기 비트라인 콘택홀(23)을 매립하는 제1텅스텐막(27)을 전체표면상부에 형성한다.
이때, 상기 제1텅스텐막(27)을 형성하기 전에 확산방지층으로서 티타늄/티타늄질화막의 적층구조를 형성할 수 있다.
그 다음, 상기 식각장벽층(21)이 노출될때까지 상기 제1텅스텐막(27)을 등방성 식각하여 비트라인 콘택플러그를 형성한다.
여기서, 상기 등방성식각공정은 Cl 이나 F 계 가스 화합 플라즈마를 이용하여 실시함으로써 콘택영역에만 상기 제1텅스텐막(27)이 남도록 실시한다. (도 1b)
그 다음, 상기 식각장벽층(21) 상부에 형성된 제2층간절연막(25) 측벽에 제2절연막 스페이서(29)를 형성한다.
이때, 상기 제2절연막 스페이서(29)는 전체표면상부에 질화막이나 산화질화막을 일정두께 형성하고 이를 증착된 두께 만큼 이방성식각하여 형성한다. (도 1c)
그 다음, 상기 제2절연막 스페이서(29) 사이를 매립하는 제2텅스텐막(31)을 형성하고, 상기 제2절연막 스페이서(29) 높이의 상부로 부터 1/5 ∼ 3/5 정도의 상기 제2텅스텐막(31)을 등방성식각한다.
이때, 상기 제2텅스텐막(31)은 주변 물질과의 접합력을 증가시키기 위하여 물리기상증착방법을 진행한 후 화학기상증착방법을 진행하여 형성한다. (도 1d)
그리고, 상기 제2절연막 스페이서(29) 높이의 제2마스크절연막(33)을 형성한다.
이때, 상기 제2마스크절연막(33)은 상기 제2절연막 스페이서(29)의 노출된 두께만큼 형성하되, 그 상부로 노출되도록 증착되는 경우 평탄화식각공정으로 상기 제2절연막 스페이서(29) 및 제2층간절연막(25)과 같은 높이를 유지할 수 있도록 형성한다.
여기서, 상기 제2마스크절연막(33)은 후속 SAC 공정에서 식각장벽층으로 사용될 수 있다. (도 1e)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 비트라인 형성방법은, 고집적화된 반도체소자의 고속화를 가능하게 할 수 있도록 금속 비트라인을 형성하고 상기 금속 비트라인의 손상을 방지함으로써 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 고속화를 가능하게 하는 효과를 제공한다.
Claims (11)
- 반도체기판 상부에 제1마스크절연막 및 제1절연막 스페이서가 구비되는 워드라인을 형성하는 공정과,전체표면상부에 제1층간절연막을 형성하고 그 상부에 식각장벽층을 형성하는 공정과,콘택마스크를 이용한 사진식각공정으로 상기 식각장벽층을 식각하는 공정과,전체표면상부에 제2층간절연막을 형성하는 공정과,상기 식각장벽층을 식각장벽으로 하여 비트라인 마스크를 이용한 식각공정으로 비트라인 영역의 상기 제2,1층간절연막을 자기정렬적인 듀얼 다마신 식각함으로써 상기 반도체기판을 노출시키는 비트라인을 콘택홀을 형성하는 공정과,상기 비트라인 콘택홀을 매립하는 제1텅스텐막으로 콘택플러그를 형성하는 공정과,상기 제2층간절연막 측벽에 제2절연막 스페이서를 형성하는 공정과,상기 제2절연막 스페이서 간의 비트라인 영역을 제2텅스텐막으로 일정높이 형성하는 공정과,상기 제2절연막 스페이서 사이의 상기 제2텅스텐막 상부에 제2마스크절연막을 형성하는 공정을 포함하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 식각장벽층은 질화막이나 산화질화막으로 형성하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 제2,1층간절연막 식각공정은 C-F 계 가스 플라즈마를 이용하여 실시하는 것을 특징으로하는 반도체소자의 저기정렬적인 콘택방법.
- 제 3 항에 있어서,상기 제2,1층간절연막 식각공정은 C/F 비가 커서 상기 비정질 카본막과 용이하게 고선택비 확보할 수 있는 C2F6, C3F8, C4F8, C5F8또는 C4F6등으로 이루어지는 군에서 임의의 한가지 또는 이들의 조합으로 실시하는 것을 특징으로하는 반도체소자의 저기정렬적인 콘택방법.
- 제 3 항에 있어서,상기 제2,1층간절연막 식각공정시 식각선택비를 증가시키기 위하여 CH3F, CH2F2, C2HF5또는 C3H2F6등과 같이 수소가 함유된 C-H-F 계 가스를 첨가하여 실시하는 것을 특징으로하는 반도체소자의 저기정렬적인 콘택방법.
- 제 3 항 중 어느 한항에 있어서,상기 제2,1층간절연막 식각공정은 플라즈마를 안정화시키기 위하여 아르곤이나 헬륨과 같은 비활성가스를 첨가하여 실시하는 것을 특징으로하는 반도체소자의 저기정렬적인 콘택방법.
- 제 1 항에 있어서,상기 제1텅스텐막은 확산방지층인 티타늄/티타늄질화막의 적층구조를 형성하고 그 상부에 형성하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 제1,2텅스텐막은 주변물질과의 접합력을 향상시키기 위하여 물리기상증착 방법과 화학기상증착 방법을 병행하여 형성하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 제1텅스텐막의 콘택플러그 형성공정시 Cl 이나 F 계 가스 플라즈마를 이용한 등방성식각공정을 사용하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 제1,2마스크절연막은 질화막이나 산화질화막으로 형성하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 제1,2절연막 스페이서는 질화막이나 산화질화막으로 형성하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061957A KR20010063853A (ko) | 1999-12-24 | 1999-12-24 | 반도체소자의 비트라인 형성방법 |
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| KR1019990061957A KR20010063853A (ko) | 1999-12-24 | 1999-12-24 | 반도체소자의 비트라인 형성방법 |
Publications (1)
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|---|---|
| KR20010063853A true KR20010063853A (ko) | 2001-07-09 |
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| KR1019990061957A KR20010063853A (ko) | 1999-12-24 | 1999-12-24 | 반도체소자의 비트라인 형성방법 |
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|---|---|
| KR (1) | KR20010063853A (ko) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421155B1 (ko) * | 2000-06-15 | 2004-03-03 | 사이프레스 세미컨덕터 코포레이션 | 에칭 중지층을 포함하는 집적 회로에 금속화물 및 접촉구조물을 제조하는 방법 |
| KR100430556B1 (ko) * | 2001-12-24 | 2004-05-10 | 동부전자 주식회사 | 반도체 소자의 비트 라인 형성 방법 |
| KR100439038B1 (ko) * | 2002-08-23 | 2004-07-03 | 삼성전자주식회사 | 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법 |
| KR100456313B1 (ko) * | 2002-07-19 | 2004-11-10 | 주식회사 하이닉스반도체 | 매립형 비트라인의 제조 방법 |
| US7098135B2 (en) | 2003-01-14 | 2006-08-29 | Samsung Electronics Co., Ltd. | Semiconductor device including bit line formed using damascene technique and method of fabricating the same |
| US8148250B2 (en) | 2009-03-10 | 2012-04-03 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device for preventing occurrence of short circuit between bit line contact plug and storage node contact plug |
| US8803324B2 (en) | 2011-11-09 | 2014-08-12 | SK Hynix Inc. | Semiconductor devices and methods of manufacturing the same |
-
1999
- 1999-12-24 KR KR1019990061957A patent/KR20010063853A/ko not_active Application Discontinuation
Cited By (7)
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|---|---|---|---|---|
| KR100421155B1 (ko) * | 2000-06-15 | 2004-03-03 | 사이프레스 세미컨덕터 코포레이션 | 에칭 중지층을 포함하는 집적 회로에 금속화물 및 접촉구조물을 제조하는 방법 |
| KR100430556B1 (ko) * | 2001-12-24 | 2004-05-10 | 동부전자 주식회사 | 반도체 소자의 비트 라인 형성 방법 |
| KR100456313B1 (ko) * | 2002-07-19 | 2004-11-10 | 주식회사 하이닉스반도체 | 매립형 비트라인의 제조 방법 |
| KR100439038B1 (ko) * | 2002-08-23 | 2004-07-03 | 삼성전자주식회사 | 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법 |
| US7098135B2 (en) | 2003-01-14 | 2006-08-29 | Samsung Electronics Co., Ltd. | Semiconductor device including bit line formed using damascene technique and method of fabricating the same |
| US8148250B2 (en) | 2009-03-10 | 2012-04-03 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device for preventing occurrence of short circuit between bit line contact plug and storage node contact plug |
| US8803324B2 (en) | 2011-11-09 | 2014-08-12 | SK Hynix Inc. | Semiconductor devices and methods of manufacturing the same |
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