KR100575371B1 - 접촉 구멍의 형성 방법 - Google Patents

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Abstract

본 발명은 접촉 구멍의 형성 방법에 관한 것으로서, 보다 상세하게는 게이트, 게이트 캡핑층, 및 게이트 스페이서를 가지는 다수개의 게이트 구조,가 형성된 기판이 제공된다. 게이트 구조상에 절연층이 형성되고, 게이트 구조 사이에 절연층이 채워진다. 게이트 캡핑층, 게이트 스페이서, 및 기판을 정지층으로 이용하여 절연층을 식각하여 게이트 구조 사이에 제1 접촉 구멍을 형성하기 위하여 기판 및 게이트 스페이서를 노출시키고, 게이트 구조 위에 제2 접촉 구멍을 형성하기 위하여 게이트 캡핑층을 노출시킨다. 제1 접촉 구멍 및 제2 접촉 구멍의 각 측벽에 방호 스페이서가 형성된다. 정지층으로 방호 스페이서를 사용하여 각 게이트 접촉 구멍의 밑에서 게이트 캡핑층을 식각하여 게이트를 노출시킨다. 방호 스페이서를 제거한다.

Description

접촉 구멍의 형성 방법{Method for forming contact holes}
도 1a 내지 1d는 메모리 장치를 위한 접촉 구멍을 형성하는 종래 방법을 나타내는 단면도이다.
도 2a 내지 2g는 본 발명에 따른 메모리 장치를 위한 접촉 구멍의 형성 방법을 나타내는 단면도이다.
본 발명은 접촉 구멍의 형성 방법에 관한 것으로서, 보다 상세하게는 메모리 장치를 위한 접촉 구멍의 형성 방법에 관한 것이다.
제작된 웨이퍼 당 더 많고 더 빠른 장치를 제공하기 위하여 반도체 장치 기하학이 크기를 줄이고 있기 때문에, 각 패턴된 층 사이의 축정렬 불량은 심각한 장애가 되고 있다. 그런 까닭에 축정렬 불량을 방지하고, 장치 사이 간격을 줄여 장치 조밀도를 증가시키기 위하여, 많은 셀프 정렬 과정이 개발되고 있다.
도 1a 내지 1d는 메모리 장치를 위한 접촉 구멍을 형성하는 종래의 방법을 나타낸 단면도이다. 우선, 도1a에서 실리콘 기판 100이 제공된다. 기판 100은 메 모리 장치에서 이용되는 MOS 트랜지스터와 축전기와 같은 반도체 장치를 포함할 수 있다. 여기서는 도시를 간단하게 하기 위하여 편평한 기판만을 묘사하였다. 더욱이, 기판 100에는 메모리 배열 지역10 및 주변 회로 지역20을 가진다.
다음, 다수의 게이트 구조109는 메모리 배열 지역10 및 주변 회로 지역20 위에 형성되며, 게이트 구조 109는 게이트 유전층(미도시), 게이트104, 게이트 캡핑층106, 및 게이트 스페이서(spacer)108을 포함한다. 게이트 유전층은 열 산화에 의해 형성된 실리콘 산화물층일 수 있다. 게이트104는 폴리실리콘을 포함할 수 있다. 게이트 캡핑층106 및 게이트 스페이서108은 실리콘 질화물을 포함할 수 있다.
그 후, BSPG(borophosphosilicate glass)층과 같은 절연층110은, 게이트 구조109 위에 형성되고 저유전율 절연(ILD)층으로서 갭을 채운다. 다음, 감광저항층114는 절연층110에 코팅되고 절연층110을 노출시키는 오프닝117, 119 및 121을 형성하도록 리소그래피가 실행된다.
다음, 도1b에서 오프닝117, 119 및 121의 밑에 있는 절연층110은 에칭 마스크로서 감광저항층114를 이용하고, 정지층으로서 게이트 캡핑층106, 게이트 스페이서108, 및 기판 100을 이용하여, 메모리 배열 지역10 상에 비트 회선 접촉 구멍(CB)을 형성하여 기판100 및 게이트 스페이서108을 노출하고, 주변 회로 지역20 상에 기판 접촉 구멍(CS) 및 게이트 접촉 구멍(CG)을 동시에 형성하여 기판 100 및 게이트 캡핑층106을 노출시킨다.
다음, 도1c에서, 감광저항층114가 제거된 후, 감광저항층128은 절연층110 위 에 코팅되고 비트 회선 접촉 구멍123, 기판 접촉 구멍127 및 게이트 접촉 구멍125을 채운다. 다음, 게이트 접촉 구멍125 내의 감광저항층128을 제거하기 위하여 리소그래피가 실행된다.
마지막으로, 도1d에서, 게이트 접촉 구멍125의 밑에 있는 게이트 캡핑층106은 잔여 감광저항층128을 에칭 마스크로서 사용하여 식각하고, 게이트104를 노출시키며 이로써 게이트 접촉 구멍125의 제작이 완료된다. 그 후, 잔여 감광저항층128은 제거된다.
그런데, 이러한 방법에서 게이트 접촉 구멍125의 밑에 있는 게이트 캡핑층106을 식각하는 동안 비트 회선 접촉 구멍123의 밑에 있는 게이트 캡핑층106 및 게이트 스페이서108의 손상을 막기 위하여, 추가 마스크 층128이 리소그래피에 의해 형성되어야 한다. 그 결과, 접촉 구멍의 제작은 복잡하며, 제작비용이 증가된다. 더욱이 추가 마스크 층이 형성되면, 축정렬 불량은 더 쉽게 일어날 수 있고 장치의 수율은 감소되는 문제점이 있었다.
따라서, 본 발명의 목적은 메모리 장치를 위한 접촉 구멍을 형성하는 새로운 방법을 제공하는 것으로서, 게이트 접촉 구멍 형성시 추가 마스크 층 없이 방호 스페이서를 메모리 장치에서 비트 회선 접촉 구멍의 측벽에 형성시켜, 제작비용을 감소시키고, 장치 수율을 증가시키고자 하는 것이다.
본 발명의 다른 목적 및 장점들은 하기에 설명될 것이며, 본 발명의 실시에 의해 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 조합에 의해 실현될 수 있다.
본 발명에 따르면, 메모리 장치를 위한 접촉 구멍의 형성 방법이 제공된다. 우선, 메모리 배열 지역 및 주변 회로 지역을 가지는 기판이 제공된다. 다수의 게이트 구조가 배열 지역 및 주변 회로 지역 위에 형성되며, 이 때 게이트 구조는 게이트, 게이트 캡핑층 및 게이트 스페이서를 포함한다. 다음, 제1 절연층은 게이트 구조 사이에서 형성되고 제2 절연층은 게이트 구조 및 제1 절연층 위에 형성된다. 그 후 제2 및 제1 절연층은 게이트 캡핑층, 게이트 스페이서, 및 기판을 정지층으로 사용하여 계속적으로 식각된다. 다음, 방호 스페이서는 비트 회선 접촉 구멍, 기판 접촉 구멍, 및 게이트 접촉 구멍의 각 측벽에 형성된다. 다음, 방호 스페이서를 정지층으로 사용하여 게이트를 노출시키기 위하여 각 게이트 접촉 구멍의 밑에 있는 게이트 캡핑층은 식각되고, 게이트를 노출시킨다. 마지막으로, 방호 스페이서는 제거된다.
게이트 구조에서, 게이트는 금속 규화물 층을 포함하고, 게이트 캡핑층 및 게이트 스페이서는 실리콘 질화물을 포함할 수 있다.
더욱이, 제1 절연층 및 제2 절연층은, 각각 BPSG(borophosphosilicate glass)와 테트라에틸오르토규산염(TEOS) 산화물층일 수 있다.
더욱이, 방호 스페이서는 대략 80 내지 200Å 두께의 질화금속일 수 있다. 한편, 방호 스페이서는 황산 및 과산화수소물(SPM)의 혼합물에 의해 제거될 수 있다.
더욱이, 게이트 캡핑층은 반응 가스로서 CH3F, O2 및 CO을 사용하여 식각될 수 있다.
도 2a 내지 2g는 본 발명에 따른 동적 램(DRAM)과 같은 메모리 장치를 위한 접촉 구멍의 형성 방법에 따른 단면도이다.
우선, 도2a에서, 실리콘웨이퍼와 같은 기판 200이 제공된다. 기판 200은 메모리 장치에서 이용되는 MOS 트랜지스터와 축전기 같은 도체 장치를 포함할 수 있다. 여기서, 도면을 간단하게 하기 위하여, 편평한 기판을 묘사하였다. 더욱이, 기판200은 메모리 배열 지역30 및 주변 회로 지역40을 가진다.
다음, 다수의 게이트 구조209는 메모리 배열 지역30 및 주변 회로 지역40 위에 종래의 방법으로 형성되고, 게이트 구조209는 게이트 유전층(미도시), 게이트205, 게이트 캡핑층206, 및 게이트 스페이서208을 포함한다. 게이트 유전층은 열 산화에 의해 형성되는 실리콘 산화물층일 수 있다. 게이트205는 단순한 폴리실리콘층 또는 폴리실리콘층 및 금속 규화물 층을 포함하는 합성 층일 수 있다. 본 발명에서, 예를 들면, 게이트205는 폴리실리콘층202 및 그 위의 금속 규화물 층204를 포함하는 합성층이다. 게이트 캡핑층206 및 게이트 스페이서208은 실리콘 질화물을 포함할 수 있고, 게이트 캡핑층206은 대략 1500 내지 1600Å의 두께를 가 진다.
그 후, 제1 절연층210은 게이트 구조209 위에 형성되고, 이들 사이의 갭을 채운다. 본 발명에서, 제1 절연층210은 화학 증기 증착(CVD)에 의해 형성되며 대략 7000 내지 8000Å의 두께를 가지는 BPSG(Borophosphorsilicate Glass)일 수 있다. 다음, 도2b에서, CMP(chemical mechanical polishing)에 의해, 게이트 캡핑층206을 정지층으로 사용하여 제1 절연층210을 식각하여 게이트 구조209 사이에 있는 제1 절연층211의 두께가 대략 6600Å이 되게 한다. 다음, 제2 절연층212는 게이트 구조209 및 잔여 제1 절연층211 위에 연속적으로 형성된다. 본 발명에서, 제2 절연층212는 CVD에 의해 형성되는 테트라에틸오르토규산염(TEOS) 산화물일 수 있다. 더욱이, 제2 절연층212는 대략 4500Å의 두께를 가진다. 여기서, 제1 및 제2 절연층 211과 212는 저유전율 절연(ILD)층으로 사용된다. ILD층은 제1 절연층210과 같은 물질로 구성되는 단일 층일 수 있다.
다음, 감광저항층216은 패턴을 규정하기 위해 제2 절연층212 위에 코팅된다. 본 발명에서, 감광저항층이 코팅되기 전에, 대략 600Å 정도의 두께를 가지는 폴리실리콘층214가 제2 절연층212 위에 하드 마스크로서 선택적으로 형성될 수 있다. 그 후, 감광저항층216에서 전형적인 리소그래피를 실행하여 오프닝 217, 219 및 221을 형성하고, 하드 마스크214를 드러낸다. 오프닝217은 메모리 배열 지역30 상의 게이트 구조209 사이의 제1 절연층211 위에 위치하며 폭이 대략 1550 내지 1700Å이다. 오프닝219는 주변 회로 지역40 상의 게이트 구조209 위에 위치하며 대략 1550 내지 1680Å의 폭을 가진다. 오프닝221은 주변 회로 지역40 상의 제1 절연층211 위에 게이트 구조209 사이에 위치하며 대략 1550 내지 1700Å의 폭을 가진다.
다음, 도2c에서, 감광저항층216의 오프닝 217, 219 및 221은 하드 마스크214로 전송된다. 그 후, 감광저항층216은 제거된다. 제2 절연층212 및 제1 절연층211은 에칭 마스크로서 오프닝 패턴을 가지는 하드 마스크214를 사용하고, 정지층으로서 게이트 캡핑층206, 게이트 스페이서208, 및 기판 200을 이용하여 연속적으로 식각되어 메모리 배열 지역30에 기판200 및 게이트 스페이서208을 노출시키는 비트 회선 접촉 구멍(CB)223, 주변 회로 지역40에 각각 기판 200 및 게이트 캡핑층206을 노출시키는 기판 접촉 구멍(CS)227과 게이트 접촉 구멍(CG)이 형성된다.
도2d 내지 2e는 본 발명의 중요한 단계를 나타낸다. 도2d에서, 적합한 질화금속층228이 하드 마스크214 위와, 비트 회선 접촉 구멍223, 기판 접촉 구멍227, 및 게이트 접촉 구멍225의 내부 표면에 CVD와 같은 전형적인 증착법에 의해 형성된다. 본 발명에서, 질화금속층228은 질화티타늄을 포함할 수 있으며, 80 내지 200Å, 바람직하게는 100Å의 두께를 가진다.
다음, 도2e를 보면, 질화금속층228 상에서 이온반응식각(RIE: Reactive Ion Etching)과 같은 이방성 에칭이 예를 들면, BCl, CL2, HBr 및 N2를 반응 가스로서 사용하여 실행되어 방호 스페이서229가 비트 회선 접촉 구멍223, 기판 접촉 구멍227, 및 게이트 접촉 구멍225의 측벽 위에 각각 형성된다.
다음, 도2f에서, 게이트 접촉 구멍225 밑에 있는 실리콘 질화물을 포함하는 게이트 캡핑층206을 CH3F, O2, CO를 반응 가스로 사용하여 식각하는 동안 질화티타늄에 비해 실리콘 질화물에 높은 에칭 선택성이 있기 때문에 질화티타늄을 포함하는 방호 스페이서209를 정지층으로 이용할 수 있다. 식각 후, 게이트205의 금속 규화물 층204는 노출되어 게이트 접촉 구멍225의 제작이 완료된다.
본 발명에서 게이트 접촉 구멍225의 밑에 있는 노출된 게이트 캡핑층206의 식각 동안 방호 스페이서229는 비트 회선 접촉 구멍223의 아래 있는 게이트 캡핑층206 및 게이트 스페이서208을 보호하기 때문에, 비트 회선 접촉 구멍223과 기판 접촉 구멍227에서 종래 기술과 달리 추가 감광저항층을 형성할 필요가 없다. 또한, 본 발명에서 질화티타늄이 방호 스페이서를 위해 이용되었으나, 이에 제한되는 것은 아니다. 미리 정해진 식각 재료에 의해 실리콘 질화물보다 낮은 식각율을 가진 물질이라면 본 발명에 따른 방호 스페이서로서 이용될 수 있다.
마지막으로, 도2g에서, 방호 스페이서229가 비트 회선 접촉 구멍223, 기판 접촉 구멍227, 및 게이트 접촉 구멍225의 CD(Critical Dimension)를 감소시키기 때문에, 방호 스페이서229는 접촉 플러그의 형성 전에 제거되어야 한다. 또한, 실리콘 질화물에 비해 질화티타늄의 식각 선택성이 황산 및 과산화수소물(SPM)의 용액에 대해 대략 50:1이기 때문에, 본 발명의 방호 스페이서229는 SPM용액에 의해 실리콘 질화물을 포함하는 게이트 캡핑층206 및 게이트 스페이서208을 손상하지 않고 제거될 수 있다. 본 발명에서, 이용되는 SPM용액은 대략 80 내지 120℃의 온도를 가지며, 황산 및 과산화수소물의 부피 측정 비율이 4~8:1이다.
본 발명에 따르면 방호 스페이서는 메모리 장치에서 비트 회선 접촉 구멍의 측벽에 형성되기 때문에, 게이트 접촉 구멍의 밑에 있는 게이트 캡핑층을 식각하기 전에 추가 마스크 층을 형성할 필요가 없다. 다시 말하면 감광저항 마스크 층을 형성하기 위하여 리소그래피를 실행하지 않아도 되며, 이로써 접촉 구멍의 제작을 간단하게 하고 비용을 감소시킨다. 더욱이, 마스크 층을 형성할 필요가 없기 때문에, 축정렬 불량은 방지되며 이로써 장치 수율이 증가한다. 또한, 본 발명에서 방호 스페이서는 SPM 용액에 의해 제거될 수 있다. 그러므로, 비트 회선 접촉 구멍의 CD는 좁아지지 않는다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 밑에 기재될 특허 청구범위의 균등 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 따르면 메모리 장치를 위한 접촉 구멍을 형성하는 새로운 방법이 제공되며, 메모리 장치에서 게이트 접촉 구멍 형성시 추가 마스크 층보다는 방호 스페이서가 비트 회선 접촉 구멍의 측벽에 형성되므로 제작비용이 감소되고, 장치 수율이 증가되는 이점이 있다.

Claims (26)

  1. 메모리 배열 지역 및 주변 회로 지역,
    상기 메모리 배열 지역 및 주변 회로 지역 위에 형성되는 다수개의 게이트 구조,를 가지는 기판을 제공하되, 상기 게이트 구조는 게이트, 게이트 캡핑층, 및 게이트 스페이서를 포함하고;
    상기 게이트 구조 사이에 제1 절연층을 형성하며;
    상기 게이트 구조 및 상기 제1 절연층 위에 제2 절연층을 형성하고;
    상기 게이트 캡핑층, 게이트 스페이서, 및 기판을 정지층으로 이용하여 제2 및 제1 절연층을 연속적으로 식각하여 메모리 배열 지역에 비트 회선 접촉 구멍을 형성하여 기판 및 게이트 스페이서를 노출시키고, 주변 회로 지역에 기판 접촉 구멍과 게이트 접촉 구멍을 형성하여 기판과 게이트 캡핑층을 노출시키며;
    상기 비트 회선 접촉 구멍, 기판 접촉 구멍, 및 게이트 접촉 구멍의 각 측벽에 방호 스페이서를 형성하고;
    정지층으로 상기 방호 스페이서를 사용하여 각 게이트 접촉 구멍의 밑에서 게이트 캡핑층을 식각하여 게이트를 노출시키며; 그리고
    상기 방호 스페이서를 제거하는 것;을 포함하는 메모리 장치를 위한 접촉 구멍의 형성 방법.
  2. 제 1 항에 있어서,
    상기 제2 절연층 상에 하드 마스크를 더 형성하는 메모리 장치를 위한 접촉 구멍의 형성 방법.
  3. 제 2 항에 있어서,
    상기 하드 마스크는 폴리실리콘층인 메모리 장치를 위한 접촉 구멍의 형성 방법.
  4. 제 1 항에 있어서,
    상기 게이트는 금속 규화물 층을 포함하는 메모리 장치를 위한 접촉 구멍의 형성 방법.
  5. 제 1 항에 있어서,
    상기 게이트 캡핑층 및 게이트 스페이서는 실리콘 질화물층인 메모리 장치를 위한 접촉 구멍의 형성 방법.
  6. 제 1 항에 있어서,
    상기 제1 절연층은 BPSG(borophosphosilicate glass) 층인 메모리 장치를 위한 접촉 구멍의 형성 방법.
  7. 제 1 항에 있어서,
    상기 제2 절연층은 테트라에틸오르토규산염(TEOS) 산화물층인 메모리 장치를 위한 접촉 구멍의 형성 방법.
  8. 제 1 항에 있어서,
    상기 방호 스페이서는 질화금속 스페이서인 메모리 장치를 위한 접촉 구멍의 형성 방법.
  9. 제 8 항에 있어서,
    상기 방호 스페이서를 형성하는 방법은,
    상기 제2 절연층 위와 비트 회선 접촉 구멍, 기판 접촉 구멍, 및 게이트 접촉 구멍의 내부 표면에 질화금속층을 형성하고; 그리고
    반응 가스로서 BCl, CL2, HBr, 및 N2를 사용하여 상기 질화금속층을 이방성으로 식각하여 이루어지는 메모리 장치를 위한 접촉 구멍의 형성 방법.
  10. 제 8 항에 있어서,
    상기 방호 스페이서는 질화티타늄층인 메모리 장치를 위한 접촉 구멍의 형성 방법.
  11. 제 10 항에 있어서,
    상기 방호 스페이서는 황산 및 과산화수소(SPM)의 혼합물에 의해 제거되는 메모리 장치를 위한 접촉 구멍의 형성 방법.
  12. 제 1 항에 있어서,
    상기 방호 스페이서는 80 내지 200Å의 두께를 가지는 메모리 장치를 위한 접촉 구멍의 형성 방법.
  13. 제 10 항에 있어서,
    상기 게이트 캡핑층은 반응 가스로서 CH3F, O2, 및 CO를 사용하여 식각되는 메모리 장치를 위한 접촉 구멍의 형성 방법.
  14. 게이트, 게이트 캡핑층, 및 게이트 스페이서를 가지는 다수개의 게이트 구조,가 형성된 기판을 제공하고;
    상기 게이트 구조상에 절연층을 형성하며, 상기 게이트 구조 사이에 절연층을 채우고;
    상기 게이트 캡핑층, 게이트 스페이서, 및 기판을 정지층으로 이용하여 절연층을 식각하여 상기 게이트 구조 사이에 제1 접촉 구멍을 형성하기 위하여 상기 기판 및 상기 게이트 스페이서를 노출시키고, 상기 게이트 구조 위에 제2 접촉 구멍을 형성하기 위하여 게이트 캡핑층을 노출시키며;
    상기 제1 접촉 구멍 및 제2 접촉 구멍의 각 측벽에 방호 스페이서를 형성하고;
    정지층으로 상기 방호 스페이서를 사용하여 각 게이트 접촉 구멍의 밑에서 게이트 캡핑층을 식각하여 게이트를 노출시키고; 그리고
    상기 방호 스페이서를 제거하는 것을 포함하는 접촉 구멍의 형성 방법.
  15. 제 14 항에 있어서,
    상기 절연층 상에 하드 마스크를 더 형성하는 접촉 구멍의 형성 방법.
  16. 제 15 항에 있어서,
    상기 하드 마스크는 폴리실리콘층인 접촉 구멍의 형성 방법.
  17. 제 14 항에 있어서,
    상기 게이트는 금속 규화물 층을 포함하는 접촉 구멍의 형성 방법.
  18. 제 14 항에 있어서,
    상기 게이트 캡핑층 및 게이트 스페이서는 실리콘 질화물층인 접촉 구멍의 형성 방법.
  19. 제 14 항에 있어서,
    상기 절연층은 BPSG층을 포함하는 접촉 구멍의 형성 방법.
  20. 제 14 항에 있어서,
    상기 절연층은 테트라에틸오르토규산염(TEOS) 산화물층을 포함하는 접촉 구멍의 형성 방법.
  21. 제 14 항에 있어서,
    상기 방호 스페이서는 질화금속 스페이서인 접촉 구멍의 형성 방법.
  22. 제 21 항에 있어서,
    상기 방호 스페이서를 형성하는 방법은,
    상기 절연층 위와 상기 제1 접촉 구멍 및 제2 접촉 구멍의 내부 표면에 질화금속층을 형성하고; 그리고
    반응 가스로서 BCl, CL2, HBr, 및 N2를 사용하여 상기 질화금속층을 이방성으로 식각하여 이루어지는 접촉 구멍의 형성 방법.
  23. 제 21 항에 있어서,
    상기 방호 스페이서는 질화티타늄층인 접촉 구멍의 형성 방법.
  24. 제 23 항에 있어서,
    상기 방호 스페이서는 황산 및 과산화수소(SPM)의 혼합물에 의해 제거되는 접촉 구멍의 형성 방법.
  25. 제 14 항에 있어서,
    상기 방호 스페이서는 80 내지 200Å의 두께를 가지는 접촉 구멍의 형성 방법.
  26. 제 14 항에 있어서,
    상기 게이트 캡핑층은 반응 가스로서 CH3F, O2, 및 CO를 사용하여 식각되는 접촉 구멍의 형성 방법.
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