CN113035870B - 半导体结构的制造方法 - Google Patents
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Abstract
本发明实施例提供一种半导体结构的制造方法，半导体结构包括外围区和阵列区，制造方法包括：提供基底，外围区的基底包括有源层，有源层上还具有第一隔离层；阵列区的基底内具有埋入式字线，埋入式字线上还具有第二隔离层；埋入式字线包括层叠设置的第一导电层和第二导电层，第一导电层的材料与第二导电层的材料不同；采用干法刻蚀对第一隔离层和第二隔离层进行图形化处理，以形成第一通孔和第二通孔，第一通孔露出有源层的顶面，第二通孔露出第二导电层；对第二通孔露出的第二导电层进行湿法刻蚀，直至露出第一导电层的顶面。本发明实施例能够简化生产工艺，并提高半导体结构的性能。
Description
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构的制造方法。
背景技术
半导体结构中的动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是一种广泛应用于计算机系统的半导体存储器。DRAM的主要作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。
DRAM包括基底、字线、位线、晶体管和电容等结构。其中，字线与晶体管相连，并控制对电容的访问。现目前常用的字线为双重功函数的埋入式字线。但是上述具有双重功函数的埋入式字线仍有许多问题，从而会影响半导体结构的性能。
发明内容
本发明实施例提供一种半导体结构的制造方法，以提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的制造方法，所述半导体结构包括外围区和阵列区，包括：提供基底，所述外围区的所述基底包括有源层，所述有源层上还具有第一隔离层；所述阵列区的所述基底内具有埋入式字线，所述埋入式字线上还具有第二隔离层；所述埋入式字线包括层叠设置的第一导电层和第二导电层，所述第一导电层的材料与所述第二导电层的材料不同；采用干法刻蚀对所述第一隔离层和所述第二隔离层进行图形化处理，以形成第一通孔和第二通孔，所述第一通孔露出所述有源层的顶面，所述第二通孔露出所述第二导电层；对所述第二通孔露出的所述第二导电层进行湿法刻蚀，直至露出所述第一导电层的顶面。
另外，所述湿法刻蚀对所述第二导电层的刻蚀速率大于对所述有源层的刻蚀速率。
另外，所述第二导电层与所述有源层的刻蚀选择比大于2：1。
另外，所述湿法刻蚀的刻蚀液包括四甲基氢氧化铵。
另外，所述第二通孔露出所述第二导电层，具体为：所述干法刻蚀去除部分所述第二导电层，所述第二通孔露出剩余的所述第二导电层。
另外，在所述第二通孔的延伸方向上，去除的部分所述第二导电层的厚度小于等于45nm。
另外，所述干法刻蚀对所述第一隔离层与所述有源层的刻蚀选择比小于1：0.2。
另外，所述干法刻蚀的刻蚀气体包括四氟化碳和氢气。
另外，所述干法刻蚀的射频功率为75w～105w。
另外，所述第二导电层的材料包括多晶硅或多晶锗。
另外，在所述湿法刻蚀后，还包括步骤：形成填充所述第一通孔的第一接触层，所述第一接触层与所述有源层电连接；形成填充所述第二通孔的第二接触层，所述第二接触层与所述第一导电层和所述第二导电层电连接。
另外，形成所述第一接触层和所述第二接触层的步骤包括：在所述第一通孔和所述第二通孔中，以及所述第一隔离层和所述第二隔离层的表面形成初始接触层，对所述初始接触层进行平坦化处理，以去除位于所述第一隔离层和所述第二隔离层表面的所述初始接触层，以所述第一通孔中剩余的所述初始接触层作为所述第一接触层，以所述第二通孔中剩余的所述初始接触层作为所述第二接触层。
另外，在垂直于所述第一通孔的延伸方向上，所述第一通孔的宽度小于所述第二通孔的宽度。
另外，在垂直于所述第一通孔的延伸方向上，所述第一通孔的宽度为20～30nm；所述第二通孔的宽度为40～60nm。
另外，所述有源层上还具有栅极结构，且所述第一隔离层覆盖所述栅极结构；所述第一通孔的数量为两个，且两个所述第一通孔位于所述栅极结构的两侧。
与现有技术相比，本发明实施例采用干法刻蚀同时对第一隔离层和第二隔离层进行图形化处理，以形成第一通孔和第二通孔，第一通孔露出有源层的顶面，第二通孔露出第二导电层；对第二通孔露出的第二导电层进行湿法刻蚀，直至露出第一导电层的顶面。本发明实施例能够简化制造工艺，还能够避免对有源层造成损伤而产生的漏电问题，还能够将第一导电层暴露出来以提高字线结构的电性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1-图2为一种半导体结构的制造方法中各步骤对应的结构示意图；
图3-图6为本发明第一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图；
图7-图8为本发明第二实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，具有双重功函数的埋入式字线仍有许多问题，从而会影响半导体结构的性能。
参考图1-图2，半导体结构包括外围区301和阵列区302，外围区301的基底300包括有源层303，有源层303上还具有第一隔离层305和栅极结构304，第一隔离层305包括层叠设置的第一下层结构306、第一中层结构307和第一上层结构308；阵列区302的基底300内具有埋入式字线309，埋入式字线309上还具有第二隔离层315，第二隔离层315包括层叠设置的第二下层结构312、第二中层结构313和第二上层结构314；埋入式字线309具有双重功函数，埋入式字线309包括层叠设置的第一导电层310和第二导电层311，第一导电层310和第二导电层311的功函数不同。
进一步参考图1，采用干法刻蚀同时对第一隔离层305和第二隔离层315进行图形化处理，以形成第一通孔316和第二通孔317。由于第一导电层310与第二导电层311的材料不同，在同一刻蚀工艺下二者存在刻蚀速率的差异，容易出现对第二导电层311刻蚀不足，从而无法将第一导电层310暴露出来的问题。因此，后续形成的填充第二通孔317的第二接触层无法直接与第一导电层310实现电连接，第二接触层上的电压也无法直接施加至第一导电层310上，进而会影响半导体结构的栅控能力。进一步参考图2，若继续刻蚀以将第一导电层310暴露出来，则会对有源层303的顶面造成过刻蚀，从而造成漏电等问题。
为避免产生漏电等问题，通常对第一隔离层305和第二隔离层315分别进行干法刻蚀，在对第二隔离层315进行干法刻蚀的步骤中，还对第二导电层311进行干法刻蚀，直至露出第一导电层310的顶面；或者对第一隔离层305和第二隔离层315同时进行干法刻蚀后，再形成一层掩膜并对第二导电层311进行干法刻蚀；但由于前述两种方案要增加一次光刻的步骤，工艺较为复杂。
为解决上述问题，本发明实施例提供一种半导体结构的制造方法，采用干法刻蚀同时对第一隔离层和第二隔离层进行图形化处理，以形成第一通孔和第二通孔，第一通孔露出有源层的顶面，第二通孔露出第二导电层；对第二通孔露出的第二导电层进行湿法刻蚀，直至露出第一导电层的顶面。本发明实施例能够简化制造工艺，还能够避免对有源层造成损伤而产生的漏电问题，还能够将第一导电层暴露出来以提高字线结构的电性能。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图3-图5为本发明实施例提供的半导体结构的制造方法中各步骤对应的结构示意图，半导体结构包括外围区和阵列区。以下将结合附图进行具体说明。
参考图3，提供基底100，基底100包括外围区101和阵列区102两部分。外围区101主要用于形成半导体结构的控制电路，阵列区102主要用于形成半导体结构的字线和位线等结构。
外围区101的基底100包括有源层103，有源层103上还具有第一隔离层105。
以下将对外围区101的有源层103和第一隔离层105进行具体说明。
有源层103的材料为单晶态半导体材料，单晶态半导体材料中具有N型掺杂离子或P型掺杂离子。本实施例中，有源层103的材料为单晶硅。在其他实施例中，有源层的材料还可以为单晶锗。
本实施例中，第一隔离层105为多层结构，包括层叠设置的第一下层结构106、第一中层结构107和第一上层结构108。第一下层结构106和第一上层结构108的材料相同，且为致密度较高的材料，比如可以为氮化硅或氮氧化硅。致密度较高的材料可以减少空洞的形成，从而提高隔离效果。第一中层结构107的材料为沉积速率较快的材料，比如可以为氧化硅或氮化硅。沉积速率较快的材料可以缩短工艺时间，节约成本。
在其他实施例中，第一隔离层也可以为单层结构。
本实施例中，有源层103上还具有栅极结构104，且第一隔离层105还覆盖栅极结构104。栅极结构104包括栅介质层、导电层以及阻挡层等结构。栅极结构104的顶面和侧壁还具有绝缘盖层。
阵列区102的基底100内具有埋入式字线109，埋入式字线109上还具有第二隔离层115。
以下将对阵列区102的埋入字线109和第二隔离层115进行具体说明。
埋入式字线109包括层叠设置第一导电层110和第二导电层111，第一导电层110与第二导电层111的材料不同。
进一步地，第一导电层110的材料为低电阻材料，比如可以为钨、钽或钼。低电阻材料可以提高第一导电层110的导电率，从而提高半导体结构的运行速率。
本实施例中，第二导电层111的材料多晶硅。通过离子注入对多晶硅进行掺杂，可以获得不同电阻率以及阈值电压的埋入式字线109，从而可以提高埋入式字线109的电性能。在其他实施例中，第二导电层的材料还可以为多晶锗，多晶锗中也可以具有掺杂离子。
本实施例中，第二隔离层115为多层结构，包括层叠设置的第二下层结构112、第二中层结构113和第二上层结构114。第二下层结构112和第二上层结构114的材料相同，且为致密度较高的材料，比如可以为氮化硅或氮氧化硅。致密度较高的材料可以减少空洞的形成，从而提高隔离效果。第二中层结构113的材料为沉积速率较快的材料，比如可以为氧化硅或氮化硅。沉积速率较快的材料可以缩短工艺时间，节约成本。
进一步的，第二下层结构112与第一下层结构106的顶面齐平；第二中层结构113与第一中层结构107的顶面齐平；第二上层结构114与第一上层结构108的顶面齐平。即，第二下层结构112与第一下层结构106在同一工艺步骤中形成；第二中层结构113与第一中层107结构在同一工艺步骤中形成；第二上层结构114与第一上层结构108在同一工艺步骤中形成。
在其他实施例中，第二隔离层也可以为单层结构。
值得注意的是，本实施例中，由于第二导电层111的顶面低于有源层103的顶面，因此，第二隔离层115的厚度大于第一隔离层105的厚度。
参考图4，采用干法刻蚀对第一隔离层105和第二隔离层115进行图形化处理，以形成第一通孔116和第二通孔117，第一通孔116露出有源层103的顶面，第二通孔117露出第二导电层111。
本实施例中，第二通孔117露出第二导电层111的顶面，即在干法刻蚀的过程中，第二导电层111未被刻蚀，整个第二导电层111被保留下来。后续湿法刻蚀将去除整个第二导电层111。在其他实施例中，干法刻蚀在去除第二隔离层后还可以去除部分厚度的第二导电层，后续湿法刻蚀去除剩余的第二导电层。
本实施例中，第二通孔117的数量为一个，即每一条埋入式字线109对应于一个第二通孔117。
第一通孔116的数量为两个，且两个第一通孔116位于栅极结构104的两侧。
在垂直于第一通孔116的延伸方向上，第一通孔116的宽度小于第二通孔117的宽度。主要原因在于：根据刻蚀负载效应，在同一刻蚀工艺中，刻蚀面积越大，刻蚀深度越大；由于第一隔离层105的厚度小于第二隔离层115的厚度，若第一通孔116的宽度与第二通孔117的宽度相同，则可能对有源层103造成过刻蚀，或者未将第二隔离层115贯穿；因此，第一通孔116的宽度应当小于第二通孔117的宽度。
在垂直于第一通孔116的延伸方向上，第一通孔116的宽度为20～30nm，比如可以为22nm、25nm或28nm；第二通孔117的宽度为40～60nm，比如可以为44nm、50nm或55nm。第一通孔116和第二通孔117的宽度在上述范围内，可以保证在干法刻蚀中，将第一隔离层105和第二隔离层115均贯穿，且不会对有源层103造成过刻蚀。
以下将对干法刻蚀的工艺进行详细说明。
干法刻蚀对第一隔离层105与有源层103的刻蚀选择比小于1：0.2，刻蚀选择比在上述范围内，能够保证将第一隔离层105去除的较为彻底，且不会对有源层103的顶面造成较大损伤。
干法刻蚀的刻蚀气体包括四氟化碳和氢气。四氟化碳和氢气的混合气体能够较为容易地去除氮化硅和氧化硅等材料形成的第一隔离层105和第二隔离层115，而不容易对有源层103造成过刻蚀。
干法刻蚀的射频功率为75w～105w，比如可以为80w、90w或100w。射频功率在上述范围内时，离子束具有较充足的能量，能够加快第一隔离层105和第二隔离层115的刻蚀速率；且还能避免对有源层103造成较大的损伤。优选的，射频功率可以为102w，此时，干法刻蚀对第一隔离层105与有源层103的刻蚀选择比最大。
参考图5，对第二通孔117露出的第二导电层111进行湿法刻蚀，直至露出第一导电层110的顶面。
可以理解的是，采用湿法刻蚀则无需进行光刻等步骤，如此，能够简化生产工艺。以下将对湿法刻蚀的工艺进行详细说明。
本实施例中，湿法刻蚀的方法为：向第二通孔117定向喷洒刻蚀液。定向喷洒可以降低刻蚀液对其他结构的腐蚀程度。
在其他实施例中，可以将整个半导体结构置于刻蚀液中，且刻蚀液对第二导电层的刻蚀速率大于对有源层的刻蚀速率。具体地，第二导电层与有源层的刻蚀选择比大于2：1。刻蚀选择比在上述范围内，可以保证能够将第二导电层去除的较为彻底，且不会对有源层造成的损伤。
另外，在本实施例中，第二导电层111和有源层103中的掺杂离子浓度会影响二者的刻蚀选择比。在一个例子中，有源层103和第二导电层111中均掺杂有硼原子。当二者的硼原子浓度为1018atm./cm3时，第二导电层111和有源层103的刻蚀速率差异最大。
湿法刻蚀的刻蚀液包括四甲基氢氧化铵。四甲基氢氧化铵的浓度为20％时，能够加快第二导电层111的刻蚀速率，且不会对半导体结构造成较大的损伤。
湿法刻蚀的刻蚀液的温度为80℃。刻蚀温度为80℃时，能够加快第二导电层111的刻蚀速率，且不会对半导体结构造成较大的损伤。
参考图6，在湿法刻蚀后，还包括步骤：形成填充第一通孔116(参考图5)的第一接触层118，第一接触层118与有源层103电连接；形成填充第二通孔117(参考图5)的第二接触层119，第二接触层119与第一导电层110和第二导电层111电连接。
由于湿法刻蚀能够将第二导电层111完全贯穿，因此，第二接触层119可以直接与第一导电层110接触，第二接触层119上的电压也可以直接施加至第一导电层110上，进而会提高半导体结构的电性能。
第一接触层118的材料具有较低的电阻，比如可以为铜、钨或金。
第二接触层119的材料具有较低的电阻，比如可以为铜、钨或金。
本实施例中，形成第一接触层118和第二接触层119的步骤具体为：在第一通孔116和第二通孔117中，以及第一隔离层105和第二隔离层115的表面形成初始接触层，对初始接触层进行平坦化处理，以去除位于第一隔离层105和第二隔离层115表面的初始接触层，以第一通孔116中剩余的初始接触层作为第一接触层118，以第二通孔117中剩余的初始接触层作为第二接触层119。
在其他实施例中，也可以分别填充第一通孔和第二通孔，从而形成第一隔离层和第二隔离层。
综上所述，本实施例中，将干法刻蚀和湿法刻蚀结合使用，通过干法刻蚀将第一隔离层105和第二隔离层115贯穿，并露出有源层103的顶面和第二导电层111的顶面。通过湿法刻蚀继续刻蚀被第二通孔117暴露的第二导电层111，以露出第一导电层110的顶面。如此，既可以保证将第一导电层110的顶面露出，也可以保证不对有源层103造成过刻蚀，还可以简化生产工艺，降低生产成本。
本发明第二实施例提供一种半导体结构的制造方法，本实施例与第一实施例大致相同，主要区别包括：本实施例采用干法刻蚀对第二隔离层进行图形化处理后，还继续对第二导电层进行干法刻蚀，以去除部分第二导电层；剩余的第二导电层采用湿法刻蚀去除。图7-图8为本发明实施例提供的半导体结构的制造方法，以下将结合附图进行具体说明。
参考他7，提供基底200，基底200包括外围区201和阵列区202两部分。外围区201的基底200包括有源层203，有源层203上还具还具有第一隔离层205。第一隔离结构205包括层叠设置的第一下层结构206、第一中层结构207和第一上层结构208。
有源层203上还具有栅极结构204，且第一隔离层205还覆盖栅极结构204。
阵列区202的基底200内具有埋入式字线209，埋入式字线209上还具有第二隔离层215；埋入式字线209包括层叠设置的第一导电层210和第二导电层211，第一导电层210与第二导电层211的材料不同。
第二隔离结构215包括层叠设置的第二下层结构212、第二中层结构213和第二上层结构214。
有关基底200、埋入式字线209、第一隔离层205和第二隔离层215的具体说明请参考第一实施例，在此不再赘述。
采用干法刻蚀对第一隔离层205和第二隔离层215进行图形化处理，以形成第一通孔216和第二通孔217，第一通孔216露出有源层203的顶面，第二通孔217露出第二导电层211。
本实施例中，对第二隔离层215的干法刻蚀结束后，还继续对第二导电层211进行干法刻蚀，以去除部分厚度的第二导电层211，即第二通孔217暴露的是剩余的第二导电层211的顶面。后续将会对剩余的第二导电层211进行湿法刻蚀。
值得注意的是，对第二导电层211停止干法刻蚀的同时，停止对第一隔离层205的干法刻蚀，此时第一隔离层205被贯穿，且未对有源层203的顶面造成过刻蚀。即在第二隔离层215被贯穿时，第一隔离层205还未被贯穿，有源层203的表面也未被露出。为达到上述状态，相比于第一实施例，本实施例应适当降低第一隔离层205的刻蚀速率，或者加快第二隔离层215的刻蚀速率。进一步地，根据刻蚀负载效应，可以通过缩小第一通孔216的宽度，来缩小第一隔离层205的刻蚀面积，进而降低第一隔离层205的刻蚀速率；或者可以通过扩大第二通孔217的宽度，来增大第二隔离层215的面积，进而提高第二隔离层215的刻蚀速率。
在第二通孔217的延伸方向上，干法刻蚀去除的部分第二导电层211的厚度小于或等于45nm。可以理解的是，干法刻蚀去除的第二导电层211的厚度越大，刻蚀时间会越长；因此，为避免干法刻蚀对有源层203造成过刻蚀，干法刻蚀去除的部分第二导电层211的厚度小于或等于45nm，如此可以使干法刻蚀的时间保持在合理范围内。
参考图8，对第二通孔217露出的第二导电层211进行湿法刻蚀，直至露出第一导电层210的顶面。
可以理解的是，由于在干法刻蚀中已经去除了部分厚度的第二导电层211，相应的，在湿法刻蚀中，去除剩余的第二导电层211的时间能够缩短，进而能够降低刻蚀液对半导体结构的损伤，从而提高半导体结构的良率。另外，由于湿法刻蚀具有各向同性，即刻蚀液会刻蚀第二通孔217的侧壁，进而使得第二通孔217底部的宽度扩大。由于湿法刻蚀的时间缩短，相应的，刻蚀液对第二通孔217的侧壁的刻蚀程度会降低，从而降低第二通孔217底部的扩大程度，从而降低对第二导电层211电性能的影响。
有关湿法刻蚀的具体说明请参考第一实施例，在此不再赘述。
综上所述，本实施例中，将干法刻蚀和湿法刻蚀结合使用，通过干法刻蚀将第一隔离层205和第二隔离层215贯穿，并去除部分的第二导电层211。通过湿法刻蚀继续刻蚀被第二通孔117暴露的剩余的第二导电层111，如此可以缩短湿法刻蚀的时间，降低刻蚀液对半导体结构的损伤程度，降低刻蚀液对第二导电层211电性能的影响，从而提高半导体结构的良率。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (12)
1.一种半导体结构的制造方法，所述半导体结构包括外围区和阵列区，其特征在于，包括：
提供基底，所述外围区的所述基底包括有源层，所述有源层上还具有第一隔离层；
所述阵列区的所述基底内具有埋入式字线，所述埋入式字线上还具有第二隔离层；所述埋入式字线包括层叠设置的第一导电层和第二导电层，所述第一导电层的材料与所述第二导电层的材料不同；
采用干法刻蚀对所述第一隔离层和所述第二隔离层进行图形化处理，以形成第一通孔和第二通孔，所述第一通孔露出所述有源层的顶面，所述第二通孔露出所述第二导电层，在垂直于所述第一通孔的延伸方向上，所述第一通孔的宽度小于所述第二通孔的宽度；其中，所述第二通孔露出所述第二导电层，具体为：所述干法刻蚀去除部分所述第二导电层，所述第二通孔露出剩余的所述第二导电层；
对所述第二通孔露出的所述第二导电层进行湿法刻蚀，直至露出所述第一导电层的顶面，所述湿法刻蚀对所述第二导电层的刻蚀速率大于对所述有源层的刻蚀速率。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述第二导电层与所述有源层的刻蚀选择比大于2：1。
3.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述湿法刻蚀的刻蚀液包括四甲基氢氧化铵。
4.根据权利要求1所述的半导体结构的制造方法，其特征在于，在所述第二通孔的延伸方向上，去除的部分所述第二导电层的厚度小于或等于45nm。
5.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述干法刻蚀对所述第一隔离层与所述有源层的刻蚀选择比小于1：0.2。
6.根据权利要求5所述的半导体结构的制造方法，其特征在于，所述干法刻蚀的刻蚀气体包括四氟化碳和氢气。
7.根据权利要求5所述的半导体结构的制造方法，其特征在于，所述干法刻蚀的射频功率为75w~105w。
8.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述第二导电层的材料包括多晶硅或多晶锗。
9.根据权利要求1所述的半导体结构的制造方法，其特征在于，在所述湿法刻蚀后，还包括步骤：形成填充所述第一通孔的第一接触层，所述第一接触层与所述有源层电连接；形成填充所述第二通孔的第二接触层，所述第二接触层与所述第一导电层和所述第二导电层电连接。
10.根据权利要求9所述的半导体结构的制造方法，其特征在于，形成所述第一接触层和所述第二接触层的步骤包括：在所述第一通孔和所述第二通孔中，以及所述第一隔离层和所述第二隔离层的表面形成初始接触层，对所述初始接触层进行平坦化处理，以去除位于所述第一隔离层和所述第二隔离层表面的所述初始接触层，以所述第一通孔中剩余的所述初始接触层作为所述第一接触层，以所述第二通孔中剩余的初始接触层作为所述第二接触层。
11.根据权利要求1所述的半导体结构的制造方法，其特征在于，在垂直于所述第一通孔的延伸方向上，所述第一通孔的宽度为20~30nm；所述第二通孔的宽度为40~60nm。
12.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述有源层上还具有栅极结构，且所述第一隔离层覆盖所述栅极结构；所述第一通孔的数量为两个，且两个所述第一通孔位于所述栅极结构的两侧。
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