CN111048467A - 半导体器件位线形成方法、半导体器件 - Google Patents
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Abstract
本公开提供了一种半导体器件位线形成方法与半导体器件，属于半导体技术领域。该方法包括：提供半导体衬底，半导体衬底包括有源区、浅沟槽隔离结构、埋入式字线以及埋入式字线上方的凹槽；沉积隔离层，隔离层填充凹槽并覆盖半导体衬底的上表面；利用具有有源区图形的第一掩膜层选择性刻蚀隔离层，使凹槽内剩余的隔离层厚度小于凹槽的深度；沉积位线接触层，位线接触层填充隔离层的上表面沟槽；沉积位线导电层；利用具有位线图形的第二掩膜层选择性刻蚀位线导电层与位线接触层，第二掩膜层沿任一有源区的截面宽度大于有源区内两埋入式字线沿有源区的截面间距。本公开可以增加位线接触的面积，降低接触电阻，提高存储单元的数据读写性能。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体器件位线形成方法与半导体器件。
背景技术
随着半导体技术的发展，半导体器件的尺寸越来越小。现有的半导体制造方法中，形成的位线接触面积也随着器件尺寸的减小而减小，通常导致位线接触区域产生较高的接触电阻，使得存储单元难以进行正常的数据读写，影响半导体器件的性能。
因此有必要提出一种新的半导体器件位线形成方法。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种半导体器件位线形成方法与半导体器件，进而至少在一定程度上克服现有的半导体器件位线接触电阻较高的问题。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开的一个方面，提供一种半导体器件位线形成方法，包括：提供半导体衬底，所述半导体衬底包括有源区、浅沟槽隔离结构、埋入式字线以及所述埋入式字线上方的凹槽；沉积隔离层，所述隔离层填充所述凹槽并覆盖所述半导体衬底的上表面；利用具有有源区图形的第一掩膜层选择性刻蚀所述隔离层，使所述凹槽内剩余的隔离层厚度小于所述凹槽的深度；沉积位线接触层，所述位线接触层填充所述隔离层的上表面沟槽；沉积位线导电层；利用具有位线图形的第二掩膜层选择性刻蚀所述位线导电层与位线接触层，所述第二掩膜层沿任一有源区的截面宽度大于所述有源区内两埋入式字线沿所述有源区的截面间距。
在本公开的一种示例性实施例中，所述第二掩膜层沿任一有源区的截面与所述有源区内两埋入式字线的中间区域沿所述有源区的截面中心对齐。
在本公开的一种示例性实施例中，在所述沉积位线导电层后，所述方法还包括：沉积绝缘层；所述利用具有位线图形的第二掩膜层选择性刻蚀所述位线导电层与位线接触层包括：利用具有位线图形的第二掩膜层选择性刻蚀所述绝缘层、位线导电层与位线接触层。
在本公开的一种示例性实施例中，在所述利用具有位线图形的第二掩膜层选择性刻蚀所述位线导电层与位线接触层后，所述方法还包括：沉积介电层，所述介电层填充所述隔离层的上表面空隙并覆盖所述半导体衬底的上表面；在所述介电层内形成存储节点接触塞。
在本公开的一种示例性实施例中，在所述沉积介电层前，所述方法还包括：在所述半导体衬底上表面、所述隔离层上表面、所述位线导电层的侧壁与位线接触层的侧壁形成阻挡层。
在本公开的一种示例性实施例中，所述隔离层的材料为氮化硅或氮氧化硅，所述位线接触层的材料为多晶硅，所述位线导电层的材料包括钨、钨化钛、氮化钛中的一种或多种。
在本公开的一种示例性实施例中，所述绝缘层的材料包括二氧化硅、氮化硅、氮氧化硅中的一种或多种。
根据本公开的一个方面，提供一种半导体器件，包括：半导体衬底，所述半导体衬底内设置多个呈阵列排布的有源区以及所述有源区之间的浅沟槽隔离结构；埋入式字线，位于所述半导体衬底内，并与所述有源区的阵列相交；凹槽，位于所述埋入式字线上方；隔离层，部分地填充于所述凹槽内，并覆盖所述埋入式字线；位线接触层，底部为鳍式结构，位于各所述有源区内埋入式字线之间区域的上方，且所述位线接触层的两个底角分别位于同一有源区内两个凹槽内；位线导电层，其俯视面投影为条形，所述位线导电层覆盖所述位线接触层的上表面，并与所述有源区的阵列相交。
在本公开的一种示例性实施例中，还包括：绝缘层，覆盖所述位线导电层的上表面。
在本公开的一种示例性实施例中，还包括：介电层，填充所述半导体器件的上表面，并具有与所述位线导电层平齐的上表面。
本公开的示例性实施例具有以下有益效果：
一方面，改变了现有的半导体器件中位线接触的结构，通过侧面接触、鳍式结构等方式增加了位线接触层与半导体衬底的接触面数量，从而增加了位线接触的面积，降低了接触电阻，提高了存储单元的数据读写性能。另一方面，本示例性实施例通过控制第二掩膜层的截面宽度，并通过第二掩膜层选择性刻蚀位线接触层，以实现位线接触的结构改善，工艺流程简单，实用性较高。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出本示例性实施例中一种半导体器件位线形成方法的流程图；
图2至图17示出本示例性实施例中一种半导体器件位线形成方法的流程图示意；
图18与图19示出本示例性实施例中一种半导体器件位线形成方法的子流程图示意；
图20至图22示出本示例性实施例中另一种半导体器件位线形成方法的子流程图示意；
图23与图24示出本示例性实施例中一种半导体器件的结构示意图；
图25示出本示例性实施例中另一种半导体器件的结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
本公开的示例性实施例首先提供了一种半导体器件位线形成方法，参考图1与图2～图17所示，该方法可以包括以下步骤S110～S160：
步骤S110，参考图2与图3，提供半导体衬底101，半导体衬底101包括有源区102、浅沟槽隔离结构104、埋入式字线103以及埋入式字线103上方的凹槽105。
图2为半导体衬底101的俯视图，分别以AA′与BB′方向做侧视图，得到图3。其中，半导体衬底101可以是p型硅衬底、n型硅衬底、硅锗衬底等。有源区102在半导体衬底101中通常以阵列形式排布，被浅沟槽隔离结构104所隔开；有源区102内可以预先形成源极与漏极，也可以预先定义源极与漏极的位置，并在本实施例形成位线的过程中，通过离子注入工艺在半导体衬底101的相应位置形成源极与漏极。
埋入式字线103可以与有源区102相交，通常包括字线导电层与栅极电极层，栅极电极层位于埋入式字线103与有源区102相交的区域，可以采用多晶硅，字线导电层位于栅极电极层的上方，可以采用钨，两者之间还可以增设由氮化钛、钛等导电材料形成的粘附层，本实施例对此不做特别限定。在形成埋入式字线103时，可以先形成埋入式字线孔，再向其中填充上述栅极电极层与字线导电层的材料，可以对埋入式字线孔进行不完全填充，或者在填充后进行回刻蚀，从而在埋入式字线孔中留出一定深度的凹槽，以便于后续可以在凹槽中填充隔离材料，以隔离埋入式字线103与上方的结构。
步骤S120，参考图4，沉积隔离层106，隔离层106填充凹槽并覆盖半导体衬底101的上表面。
其中，隔离层106可用于隔离埋入式字元线与后续在上方形成的其他结构，可以采用二氧化硅、硼磷硅玻璃等隔离材料；在一示例性实施例中，隔离层106的材料可以是氮化硅或氮氧化硅，这两种材料的绝缘性能较好，且其中的硅-氮键有利于在后续步骤中进行选择性刻蚀。
可以通过CVD(Chemical Vapor Deposition，化学气相沉积)工艺沉积隔离层106，在沉积过程中，首先填充埋入式字元线上方的凹槽，然后覆盖整个半导体衬底101的上表面，形成完整的隔离层106。在一示例性实施例中，在沉积隔离层106后，还可以通过CMP(Chemical Mechanical Polishing，化学机械研磨)工艺对隔离层106的上表面进行平坦化处理，得到平整的膜层。
步骤S130，参考图5至图8，利用具有有源区图形的第一掩膜层107选择性刻蚀隔离层106，使凹槽内剩余的隔离层106厚度小于凹槽的深度。
有源区图形可以如图5所示，沿有源区102方向形成暴露有源区102的第一掩膜层107的图形。在刻蚀过程中，有源区102上方的隔离层106被移除，浅沟槽隔离结构104上方的隔离层106被保留；可以以半导体衬底101为刻蚀终止层，并进行一定程度的过刻蚀，将凹槽内的隔离层106刻蚀一部分，留出深度更小的浅凹槽。注意在此过程中需要对凹槽内的隔离层106进行一定的过刻蚀，但不可将其完全刻蚀，会影响对埋入式字线103的隔离保护作用。
在一示例性实施例中，可以预先在埋入式字线103上方留出深度较大的凹槽，则步骤S130中可以在更大范围内控制过刻蚀的深度，以控制剩余的隔离层106厚度。
在一示例性实施例中，当隔离层106的材料为氮化硅时，步骤S130中可以采用四氟甲烷与氧气作为刻蚀气体，进行干法刻蚀，对氮化硅的刻蚀效果较好，对硅衬底或浅沟槽隔离的二氧化硅刻蚀效果较差，可以有效移除隔离层106，保留半导体衬底101的表面结构。
步骤S140，参考图9与图10，沉积位线接触层108，位线接触层108填充隔离层106的上表面沟槽。
参考上述图7与图8所示，在步骤S130中选择性刻蚀隔离层106后，有源区102之间的浅沟槽隔离结构104上方的隔离层106被保留，因此隔离层106的上表面出现了较多沟槽，即沿有源区102方向的沟槽。步骤S140中可以沉积位线接触层108填充上述沟槽，换而言之，位线接触层108可以填充埋入式字线103上方剩余的凹槽，并覆盖有源区102的上表面。
需要说明的是，位线接触层108的上表面可以与绝缘层的上表面平齐，可以通过控制沉积的工艺条件，以得到厚度合适的位线接触层108；也可以进行一定程度的过量沉积，再通过CMP工艺移除过量的位线接触层108，并得到平整的位线接触层108与隔离层106上表面，CMP工艺过程可以以隔离层106为终止层。
位线接触层108可以采用导电材料形成，例如可以利用PVD(Physical VaporDeposition，物理气相沉积)工艺沉积金属钨、钛、铝等；在一示例性实施例中，位线接触层108的材料也可以是多晶硅，多晶硅的导电性能较好，且与半导体衬底101的接触性能较好。
步骤S150，参考图11与图12，沉积位线导电层109。
位线导电层109可以覆盖整个器件结构的上表面，具体而言，覆盖位线接触层108与隔离层106的上表面。
在一示例性实施例中，位线导电层109的材料可以包括钨、钨化钛、氮化钛中的一种或多种，当包括多种材料时，位线导电层109可以由多种材料同时沉积而形成，各种材料成分在位线导电层109中均匀分布。
在一示例性实施例中，位线导电层109与位线接触层108的材料可以相同，例如可以都是钨，通常在沉积位线接触层108前，可以先形成一层粘附层，粘附层一般是氮化钛层，然后沉积位线导电层109与位线接触层108可以通过一次沉积完成，沉积过量的钨，覆盖隔离层106的上表面。
步骤S160，参考图13至图17，利用具有位线图形的第二掩膜层110选择性刻蚀位线导电层109与位线接触层108，第二掩膜层110沿任一有源区102的截面宽度大于该有源区102内两埋入式字线103沿有源区102的截面间距。
如图13与图15所示，第二掩膜层110定义出位线图形，与有源区102相交，相交的区域即位线接触所在区域，第二掩膜层110遮盖位线区域，暴露位线以外的区域。如图14所示，第二掩膜层110沿有源区102的截面宽度为H，该有源区102内两埋入式字线103沿有源区102的截面间距为h，H>h。在刻蚀过程中，仅第二掩膜层110下方的位线导电层109与位线接触层108被保留，其中，同一有源区102的两个埋入式字线103上方的浅凹槽中，至少一个浅凹槽内的位线接触层108被部分地保留，图16与图17示出了位线接触层108同时部分地保留于两个浅凹槽内，在其他情况中，也可以仅部分地保留于左侧的浅凹槽或右侧的浅凹槽内，则位线接触层108除了与半导体衬底101的上方接触外，还形成了至少一个侧面的接触，从而增加了位线接触的面积，降低了接触电阻。
在一示例性实施例中，第二掩膜层110沿任一有源区102的截面可以与该有源区102内两埋入式字线103的中间区域沿有源区102的截面中心对齐，即第二掩膜层110的截面在两侧都超出了埋入式字线103的中间区域的边界，则利用第二掩膜层110进行选择性刻蚀后，可以形成如图17所示的底部为鳍式(Fin)结构的位线接触层108，相当于在三个面上与半导体衬底101形成接触，可以进一步增加位线接触的面积，降低接触电阻。
需要说明的是，第一掩膜层107与第二掩膜层110的材料可以相同，也可以不同，通常可以采用底部抗反射层(Bottom Anti-Reflection Coating，BARC)与光刻胶层(PhotoResist，PR)的叠层形成第一掩膜层107与第二掩膜层110；在一些实施例中，为了进一步保护第一掩膜层107或第二掩膜层110下方的结构不被刻蚀，还可以在光刻胶层的上方增加硅氧化物或硅氮化物等成分的硬掩膜层。本示例实施方式对此不做特别限定。
基于上述说明，在本示例性实施例中，一方面，改变了现有的半导体器件中位线接触的结构，通过侧面接触、鳍式结构等方式增加了位线接触层108与半导体衬底101的接触面数量，从而增加了位线接触的面积，降低了接触电阻，提高了存储单元的数据读写性能。另一方面，本示例性实施例通过控制第二掩膜层110的截面宽度，并通过第二掩膜层110选择性刻蚀位线接触层108，以实现位线接触的结构改善，工艺流程简单，实用性较高。
在一示例性实施例中，在步骤S150后，半导体器件位线形成方法还可以包括以下步骤：
参考图18，沉积绝缘层111；
相应的，步骤S160可以通过以下步骤实现：
利用具有位线图形的第二掩膜层110选择性刻蚀绝缘层、位线导电层109与位线接触层108；得到如图19所示的结构。
其中，绝缘层111覆盖位线导电层109的上表面。通常在后续工艺中，还将形成电容结构，因此绝缘层111可以对位线结构起到绝缘与隔离作用。在沉积绝缘层后，步骤S160中还需要对绝缘层111进行刻蚀，根据实际情况，可以采用分步刻蚀，也可以采用一步刻蚀。
在一示例性实施例中，绝缘层111的材料可以包括二氧化硅、氮化硅、氮氧化硅中的一种或多种，这三种材料都具有较好的绝缘性与隔离性。其中，当绝缘层111包括多种材料成分时，可以是由多个单一成分膜层组成的叠层。
在一示例性实施例中，在步骤S160后，半导体器件位线形成方法还可以包括以下步骤：
参考图20，沉积介电层112，介电层112填充隔离层106的上表面空隙并覆盖半导体衬底101的上表面；
参考图21，在介电层112内形成存储节点接触塞113。
其中，介电层112可以是二氧化硅层，也可以是氮化硅/二氧化硅/氮化硅结构的复合层。介电层112可用于形成层间电介质(Inter-level dielectric，ILD)结构，并对位线结构起到一定的固定与保护作用。存储节点接触塞113用于在半导体衬底101与后工艺中上方形成的电容元件之间形成接触，可采用导电材料，例如多晶硅、氮化钛、钛、钨等，也可以由这些材料形成叠层结构的存储节点接触塞113，本实施例对此不做特别限定。
进一步的，参考图22，在沉积介电层112前，可以先在半导体衬底101上表面、隔离层106上表面、位线导电层109的侧壁与位线接触层108的侧壁形成阻挡层114，阻挡层114的材料可以包括二氧化硅、氮化硅、氮氧化硅中的一种或多种，阻挡层114可以进一步的起到绝缘与隔离作用。在一示例性实施例中，可以通过ALD(Atomic layer deposition，原子层沉积)工艺形成阻挡层114，有利于控制阻挡层114的厚度与均匀性。
本公开的示例性实施例还提供了一种半导体器件，该半导体器件的结构可以参考图23与图24所示，包括：半导体衬底101，半导体衬底101内设置多个有源区102以及有源区102之间的浅沟槽隔离结构104；埋入式字线103，位于半导体衬底101内，并与有源区102相交；凹槽105，位于埋入式字线103上方；隔离层106，部分地填充于凹槽105内，并覆盖埋入式字线103；位线接触层108，底部为鳍式结构，位于各有源区102内埋入式字线103之间区域的上方，且位线接触层106的两个底角分别位于同一有源区102内的两个凹槽105内；位线导电层109，其俯视面投影为条形，覆盖位线接触层108的上表面，并与有源区102的阵列相交。
基于该半导体器件的结构，一方面，改变了现有的半导体器件中位线接触的结构，通过侧面接触、鳍式结构等方式增加了位线接触层与半导体衬底的接触面数量，从而增加了位线接触的面积，降低了接触电阻，提高了存储单元的数据读写性能。另一方面，本示例性实施例的半导体器件可以通过上述实施例中的方法形成，其工艺流程简单，实用性较高。
在一示例性实施例中，参考上述图19所示，半导体器件还可以包括绝缘层111，覆盖位线导电层109的上表面。
在一示例性实施例中，参考上述图20所示，半导体器件还包括介电层112，填充半导体器件的上表面，并具有与位线导电层109平齐的上表面。
在一示例性实施例中，参考上述图21所示，半导体器件还包括存储节点接触塞113，位于介电层112内。
在一示例性实施例中，参考上述图22所示，半导体器件还包括阻挡层114，阻挡层114覆盖半导体衬底101上表面、隔离层106上表面、位线导电层109的侧壁与位线接触层108的侧壁。
在一示例性实施例中，半导体器件的结构可以参考图25所示，位线结构包括鳍式的位线接触层108与位线导电层109，并在外壁上形成有阻挡层114；半导体器件的上表面空隙填充有介电层112，介电层112内还设有存储节点接触塞113。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理，并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围的情况下进行各种修改和改变。本公开的范围仅由所附的权利要求来限。
Claims (10)
1.一种半导体器件位线形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括有源区、浅沟槽隔离结构、埋入式字线以及所述埋入式字线上方的凹槽；
沉积隔离层，所述隔离层填充所述凹槽并覆盖所述半导体衬底的上表面；
利用具有有源区图形的第一掩膜层选择性刻蚀所述隔离层，使所述凹槽内剩余的隔离层厚度小于所述凹槽的深度；
沉积位线接触层，所述位线接触层填充所述隔离层的上表面沟槽；
沉积位线导电层；
利用具有位线图形的第二掩膜层选择性刻蚀所述位线导电层与位线接触层，所述第二掩膜层沿任一有源区的截面宽度大于所述有源区内两埋入式字线沿所述有源区的截面间距。
2.根据权利要求1所述的方法，其特征在于，所述第二掩膜层沿任一有源区的截面与所述有源区内两埋入式字线的中间区域沿所述有源区的截面中心对齐。
3.根据权利要求1所述的方法，其特征在于，在所述沉积位线导电层后，所述方法还包括：
沉积绝缘层；
所述利用具有位线图形的第二掩膜层选择性刻蚀所述位线导电层与位线接触层包括：
利用具有位线图形的第二掩膜层选择性刻蚀所述绝缘层、位线导电层与位线接触层。
4.根据权利要求1所述的方法，其特征在于，在所述利用具有位线图形的第二掩膜层选择性刻蚀所述位线导电层与位线接触层后，所述方法还包括：
沉积介电层，所述介电层填充所述隔离层的上表面空隙并覆盖所述半导体衬底的上表面；
在所述介电层内形成存储节点接触塞。
5.根据权利要求4所述的方法，其特征在于，在所述沉积介电层前，所述方法还包括：
在所述半导体衬底上表面、所述隔离层上表面、所述位线导电层的侧壁与位线接触层的侧壁形成阻挡层。
6.根据权利要求1所述的方法，其特征在于，所述隔离层的材料为氮化硅或氮氧化硅，所述位线接触层的材料为多晶硅，所述位线导电层的材料包括钨、钨化钛、氮化钛中的一种或多种。
7.根据权利要求3所述的方法，其特征在于，所述绝缘层的材料包括二氧化硅、氮化硅、氮氧化硅中的一种或多种。
8.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底内设置多个呈阵列排布的有源区以及所述有源区之间的浅沟槽隔离结构；
埋入式字线，位于所述半导体衬底内，并与所述有源区的阵列相交；
凹槽，位于所述埋入式字线上方；
隔离层，部分地填充于所述凹槽内，并覆盖所述埋入式字线；
位线接触层，底部为鳍式结构，位于各所述有源区内埋入式字线之间区域的上方，且所述位线接触层的两个底角分别位于同一有源区内两个凹槽内；
位线导电层，其俯视面投影为条形，所述位线导电层覆盖所述位线接触层的上表面，并与所述有源区的阵列相交。
9.根据权利要求8所述的半导体器件，其特征在于，还包括：
绝缘层，覆盖所述位线导电层的上表面。
10.根据权利要求8所述的半导体器件，其特征在于，还包括：
介电层，填充所述半导体器件的上表面，并具有与所述位线导电层平齐的上表面。
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|---|---|
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Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111524888A (zh) * | 2020-04-30 | 2020-08-11 | 福建省晋华集成电路有限公司 | 半导体存储器件与其制作方法 |
| CN113035868A (zh) * | 2021-02-25 | 2021-06-25 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
| CN113035870A (zh) * | 2021-03-01 | 2021-06-25 | 长鑫存储技术有限公司 | 半导体结构的制造方法 |
| CN113097146A (zh) * | 2021-03-31 | 2021-07-09 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
| CN113314469A (zh) * | 2021-05-27 | 2021-08-27 | 长鑫存储技术有限公司 | 位线接触结构及其形成方法、半导体结构和半导体器件 |
| CN113571521A (zh) * | 2021-07-26 | 2021-10-29 | 长鑫存储技术有限公司 | 位线结构、半导体结构及位线结构的制作方法 |
| CN113594097A (zh) * | 2021-07-29 | 2021-11-02 | 长鑫存储技术有限公司 | 埋入式位线结构及其制作方法、半导体结构 |
| CN113990799A (zh) * | 2020-07-27 | 2022-01-28 | 长鑫存储技术有限公司 | 半导体器件的制备方法及半导体器件 |
| CN114068544A (zh) * | 2020-08-04 | 2022-02-18 | 长鑫存储技术有限公司 | 半导体结构的制备方法 |
| WO2022077950A1 (zh) * | 2020-10-15 | 2022-04-21 | 长鑫存储技术有限公司 | 埋入式位线及其形成方法 |
| WO2023015639A1 (zh) * | 2021-08-12 | 2023-02-16 | 长鑫存储技术有限公司 | 一种半导体结构及其形成方法 |
| WO2023019523A1 (zh) * | 2021-08-16 | 2023-02-23 | 长鑫存储技术有限公司 | 半导体器件、电子设备及制备方法 |
| WO2023070884A1 (zh) * | 2021-10-28 | 2023-05-04 | 长鑫存储技术有限公司 | 一种半导体器件的制备方法及半导体器件 |
| CN116133393A (zh) * | 2021-09-13 | 2023-05-16 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
| WO2023133940A1 (zh) * | 2022-01-13 | 2023-07-20 | 长鑫存储技术有限公司 | 一种半导体结构及其制造方法 |
| US11877440B2 (en) | 2020-10-15 | 2024-01-16 | Changxin Memory Technologies, Inc. | Bit line structure including ohmic contact and forming method thereof |
| CN117529101A (zh) * | 2024-01-03 | 2024-02-06 | 长鑫新桥存储技术有限公司 | 半导体结构及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110147834A1 (en) * | 2009-12-18 | 2011-06-23 | Elpida Memory, Inc. | Semiconductor device and method of fabricating the same |
| CN103107160A (zh) * | 2011-11-15 | 2013-05-15 | 海力士半导体有限公司 | 半导体器件、以及包含该半导体器件的组件和系统 |
| CN105789179A (zh) * | 2014-12-22 | 2016-07-20 | 华邦电子股份有限公司 | 动态随机存取存储器的有源区接触窗及其制造方法 |
| CN208767278U (zh) * | 2018-10-11 | 2019-04-19 | 长鑫存储技术有限公司 | 半导体器件 |
-
2018
- 2018-10-11 CN CN201811184657.2A patent/CN111048467A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110147834A1 (en) * | 2009-12-18 | 2011-06-23 | Elpida Memory, Inc. | Semiconductor device and method of fabricating the same |
| CN103107160A (zh) * | 2011-11-15 | 2013-05-15 | 海力士半导体有限公司 | 半导体器件、以及包含该半导体器件的组件和系统 |
| CN105789179A (zh) * | 2014-12-22 | 2016-07-20 | 华邦电子股份有限公司 | 动态随机存取存储器的有源区接触窗及其制造方法 |
| CN208767278U (zh) * | 2018-10-11 | 2019-04-19 | 长鑫存储技术有限公司 | 半导体器件 |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111524888A (zh) * | 2020-04-30 | 2020-08-11 | 福建省晋华集成电路有限公司 | 半导体存储器件与其制作方法 |
| CN113990799A (zh) * | 2020-07-27 | 2022-01-28 | 长鑫存储技术有限公司 | 半导体器件的制备方法及半导体器件 |
| CN114068544A (zh) * | 2020-08-04 | 2022-02-18 | 长鑫存储技术有限公司 | 半导体结构的制备方法 |
| WO2022077950A1 (zh) * | 2020-10-15 | 2022-04-21 | 长鑫存储技术有限公司 | 埋入式位线及其形成方法 |
| US11877440B2 (en) | 2020-10-15 | 2024-01-16 | Changxin Memory Technologies, Inc. | Bit line structure including ohmic contact and forming method thereof |
| CN113035868A (zh) * | 2021-02-25 | 2021-06-25 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
| CN113035868B (zh) * | 2021-02-25 | 2022-05-31 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
| CN113035870A (zh) * | 2021-03-01 | 2021-06-25 | 长鑫存储技术有限公司 | 半导体结构的制造方法 |
| CN113035870B (zh) * | 2021-03-01 | 2022-06-24 | 长鑫存储技术有限公司 | 半导体结构的制造方法 |
| CN113097146A (zh) * | 2021-03-31 | 2021-07-09 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
| CN113314469B (zh) * | 2021-05-27 | 2022-03-18 | 长鑫存储技术有限公司 | 位线接触结构及其形成方法、半导体结构和半导体器件 |
| CN113314469A (zh) * | 2021-05-27 | 2021-08-27 | 长鑫存储技术有限公司 | 位线接触结构及其形成方法、半导体结构和半导体器件 |
| CN113571521A (zh) * | 2021-07-26 | 2021-10-29 | 长鑫存储技术有限公司 | 位线结构、半导体结构及位线结构的制作方法 |
| CN113571521B (zh) * | 2021-07-26 | 2023-09-26 | 长鑫存储技术有限公司 | 位线结构、半导体结构及位线结构的制作方法 |
| CN113594097A (zh) * | 2021-07-29 | 2021-11-02 | 长鑫存储技术有限公司 | 埋入式位线结构及其制作方法、半导体结构 |
| CN113594097B (zh) * | 2021-07-29 | 2023-09-26 | 长鑫存储技术有限公司 | 埋入式位线结构及其制作方法、半导体结构 |
| WO2023015639A1 (zh) * | 2021-08-12 | 2023-02-16 | 长鑫存储技术有限公司 | 一种半导体结构及其形成方法 |
| WO2023019523A1 (zh) * | 2021-08-16 | 2023-02-23 | 长鑫存储技术有限公司 | 半导体器件、电子设备及制备方法 |
| CN116133393A (zh) * | 2021-09-13 | 2023-05-16 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
| CN116133393B (zh) * | 2021-09-13 | 2023-12-08 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
| WO2023070884A1 (zh) * | 2021-10-28 | 2023-05-04 | 长鑫存储技术有限公司 | 一种半导体器件的制备方法及半导体器件 |
| WO2023133940A1 (zh) * | 2022-01-13 | 2023-07-20 | 长鑫存储技术有限公司 | 一种半导体结构及其制造方法 |
| CN117529101A (zh) * | 2024-01-03 | 2024-02-06 | 长鑫新桥存储技术有限公司 | 半导体结构及其制作方法 |
| CN117529101B (zh) * | 2024-01-03 | 2024-05-14 | 长鑫新桥存储技术有限公司 | 半导体结构及其制作方法 |
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