WO2023133940A1 - 一种半导体结构及其制造方法 - Google Patents

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WO2023133940A1
WO2023133940A1 PCT/CN2022/073917 CN2022073917W WO2023133940A1 WO 2023133940 A1 WO2023133940 A1 WO 2023133940A1 CN 2022073917 W CN2022073917 W CN 2022073917W WO 2023133940 A1 WO2023133940 A1 WO 2023133940A1
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WO
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bit line
layer
dielectric layer
substrate
line contact
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王景皓
辛欣
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长鑫存储技术有限公司
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Definitions

  • the present disclosure relates to the field of semiconductor manufacturing, and in particular to a semiconductor structure and a manufacturing method thereof.
  • a semiconductor structure such as a memory, includes an active area and a bit line layer on the active area, and the bit line layer is connected to the active area through a bit line plug.
  • a conventional method for forming a bit line plug includes: etching a certain depth downward from the surface of the active region to form a groove, and then filling the groove with conductive material to form a bit line plug.
  • An embodiment of the present disclosure provides a method for manufacturing a semiconductor structure, including:
  • a substrate comprising an active area
  • a word line and an insulating structure burying the word line are arranged in the substrate, adjacent insulating structures define a bit line contact in the active area, the The bit line contact includes a top surface flush with a surface of the substrate and a first sidewall in contact with the insulating structure;
  • first dielectric layer on the substrate, the first dielectric layer covering at least the bit line contact portion and the insulating structure
  • a bit line plug material layer is formed on the top surface and the first side wall of the bit line contact portion, the upper surface of the bit line plug material layer is flush with the upper surface of the first dielectric layer flat;
  • bit line plug material layer and a part of the bit line contact portion are removed to form a bit line plug and a bit line contact region.
  • performing an etching process on the first dielectric layer and the insulating structure includes:
  • a groove is etched downward from the part of the upper surface of the insulating structure, and the groove exposes the first sidewall of the bit line contact portion.
  • forming a bit line plug material layer on the top surface of the bit line contact portion and the first sidewall includes:
  • the conductive material covering the first dielectric layer is removed using a chemical mechanical polishing process.
  • a substrate comprising an active region comprising:
  • a substrate is provided; an isolation structure is formed in the substrate to define the active region, the isolation structure is in contact with the second sidewall of the bit line contact.
  • an etching process is also performed on the isolation structure, so as to expose the first bit line contact portion. Two side walls.
  • bit line plug material layer is formed on the top surface of the bit line contact portion and the first side wall
  • the second side wall of the bit line contact portion is also formed.
  • the bit line plug material layer is formed.
  • the substrate includes a storage area and a peripheral area; forming a first dielectric layer on the substrate includes:
  • the first dielectric layer is simultaneously formed on the storage area and the peripheral area.
  • bit line plug material layer on the top surface of the bit line contact portion and the first sidewall, further comprising: forming a first gate material layer on the peripheral region.
  • forming a first gate material layer on the peripheral region includes:
  • the oxide layer on the storage area is removed.
  • the steps before removing part of the bit line plug material layer and part of the bit line contact part, the steps include:
  • bit line material layer on the substrate, the bit line material layer is in contact with the bit line plug material layer; forming a second dielectric layer on the bit line material layer;
  • the second dielectric layer is etched to form a bit line cap layer, and the bit line material layer is etched to form a bit line layer.
  • removing a portion of the bit line plug material layer and a portion of the bit line contact portion includes:
  • bit line plug material layer and the bit line contact portion not covered by the bit line layer are removed to form a bit line plug and a bit line contact region.
  • the manufacturing method further includes: forming a third dielectric layer on the substrate, the third dielectric layer fills the gap and covers the side surface of the bit line layer and the upper surface and the upper surface of the bit line capping layer. side surface.
  • An embodiment of the present disclosure also provides a semiconductor structure, including:
  • a substrate comprising an active region comprising a bitline contact region having side surfaces and a top surface flush with a surface of the substrate;
  • a word line and an insulating structure burying the word line are disposed in the substrate, and the bit line contact region is located between adjacent insulating structures;
  • bit line plug located in the first dielectric layer and the insulating structure, the bit line plug is in contact with the top surface and the side surface of the bit line contact region, and the bit line plug The upper surface of the plug is flush with the upper surface of the first dielectric layer.
  • the bit line plug includes polysilicon.
  • the semiconductor structure further includes: a bit line layer and a bit line capping layer disposed on the bit line layer, and the bit line layer is contact-connected to the bit line plug.
  • the bit line layer includes a first conductive layer and a second conductive layer disposed on the first conductive layer.
  • the first conductive layer includes a titanium nitride layer
  • the second conductive layer includes a tungsten layer
  • the substrate includes an isolation structure for defining the active region; between the isolation structure and the bit line contact region, between the first dielectric layer and the bit line plug A third medium layer is arranged between them.
  • the third dielectric layer also covers the side surfaces of the bit line layer and the upper surface and side surfaces of the bit line capping layer.
  • the manufacturing method of the semiconductor structure includes: providing a substrate including an active region, a word line is provided in the substrate, and an insulating material for burying the word line is provided. structure, the adjacent insulating structure defines a bit line contact in the active region, the bit line contact includes a top surface flush with the surface of the substrate and a top surface in contact with the insulating structure.
  • first sidewall forming a first dielectric layer on the substrate, the first dielectric layer covering at least the bit line contact portion and the insulating structure; performing on the first dielectric layer and the insulating structure an etching process to expose the top surface and the first sidewall of the bit line contact portion; forming a bit line plug on the top surface and the first side wall of the bit line contact portion A plug material layer, the upper surface of the bit line plug material layer is flush with the upper surface of the first dielectric layer; part of the bit line plug material layer and part of the bit line contact are removed to form a bit line line plugs and bit line contact areas.
  • the bit line contact portion is not etched downward, so that the finally formed bit line plug is located in the bit line contact region
  • the portion on the top surface has a thinner thickness, which can reduce the parasitic capacitance in the semiconductor structure; in addition, a bit line plug material layer is formed on the first side wall of the bit line contact portion, so that the finally formed bit line plug The plug is in contact with the side surface of the bit line contact area, increasing the contact area between the bit line plug and the bit line contact area, and reducing the contact resistance between them.
  • FIG. 1 is a flow chart of a method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • a semiconductor structure such as a memory, includes an active area and a bit line layer on the active area, and the bit line layer is connected to the active area through a bit line plug.
  • the step of forming the bit line plug in the related art mainly includes: firstly, forming a thick oxide layer on the substrate; then, forming an opening on the thick oxide layer, the opening exposing the active region; The opening etches the active region down to a certain depth to form a groove; then, fills the groove and the opening with a conductive material; finally, removes the thick oxide layer and the conductive material to form the bit line plug.
  • the depth of the opening and the groove is relatively large, so that when the conductive material is filled to form a bit line plug, pores are likely to be generated;
  • the thickness of the bit line plug is thicker, which will increase the parasitic capacitance in the semiconductor structure;
  • the contact area between the formed bit line plug and the active region is small, so that the contact resistance between the two is large, which is not conducive to Signal transmission;
  • An embodiment of the present disclosure provides a method for manufacturing a semiconductor structure, please refer to FIG. 1 for details. As shown, the method includes the following steps:
  • Step 101 providing a substrate including an active region, the substrate is provided with a word line and an insulating structure burying the word line, and the adjacent insulating structures define a bit line contact in the active region part, the bit line contact part includes a top surface flush with the surface of the substrate and a first sidewall in contact with the insulating structure;
  • Step 102 forming a first dielectric layer on the substrate, the first dielectric layer covering at least the bit line contact portion and the insulating structure;
  • Step 103 performing an etching process on the first dielectric layer and the insulating structure, so as to expose the top surface and the first sidewall of the bit line contact portion;
  • Step 104 forming a bit line plug material layer on the top surface and the first side wall of the bit line contact portion, the upper surface of the bit line plug material layer and the first dielectric layer flush with the upper surface;
  • Step 105 removing part of the bit line plug material layer and part of the bit line contact portion to form a bit line plug and a bit line contact region.
  • the bit line contact part is not etched downward, so that the finally formed bit line plug is located on the bit line contact
  • the portion on the top surface of the region has a thinner thickness, which can reduce the parasitic capacitance in the semiconductor structure; in addition, a bit line plug material layer is formed on the first side wall of the bit line contact portion, so that the finally formed bit line The plug is in contact with the side surface of the bit line contact region, which increases the contact area between the bit line plug and the bit line contact region, thereby reducing the contact resistance between them.
  • the manufacturing method of the semiconductor structure provided by the embodiment of the present disclosure can be used to form a dynamic random access memory (DRAM). But not limited thereto, any semiconductor structure with bit line plugs can be manufactured using the methods provided by the embodiments of the present disclosure.
  • DRAM dynamic random access memory
  • FIG. 2 to 15b are process flow diagrams of semiconductor structures provided by embodiments of the present disclosure; wherein, FIG. 2 is a schematic top view, and FIG. 3a, FIG. 4a, FIG. 5a, FIG. 6a, FIG. 7a, FIG. 8a, FIG. 9a, and FIG. 10a , Fig. 11a, Fig. 12a, Fig. 13a, Fig. 14a, Fig. 15a are schematic cross-sectional structure diagrams taken along the line AA' of Fig. 2 for each process step, Fig. 3b, Fig. 4b, Fig. 5b, Fig. 6b, Fig. 7b, Fig. 8b , FIG. 9b, FIG. 10b, FIG. 11b, FIG. 12b, FIG.
  • FIG. 13b, FIG. 14b, and FIG. 15b are schematic cross-sectional structural diagrams taken along the line BB' of FIG. 2 for each process step.
  • the manufacturing method of the semiconductor structure provided by the embodiment of the present disclosure will be further described in detail below with reference to FIG. 2 to FIG. 15 b .
  • step 101 is performed to provide a substrate 30 including an active area AA.
  • a word line WL and an insulating structure 305 for burying the word line WL are arranged in the substrate 30.
  • the adjacent insulating structure 305 is located in the A bit line contact portion 302 is defined in the active area AA, and the bit line contact portion 302 includes a top surface flush with the surface of the substrate 30 and a first side wall SW1 in contact with the insulating structure 305, As shown in Figure 2 and Figures 3a-3b.
  • the substrate may be a semiconductor substrate, and may include at least one elemental semiconductor material (such as a silicon (Si) substrate, a germanium (Ge) substrate), at least one III-V compound semiconductor material, at least one II-VI A compound semiconductor material, at least one organic semiconductor material, or other semiconductor materials known in the art.
  • the substrate is a silicon substrate, which may be doped or undoped.
  • providing a substrate 30 including an active area AA includes: providing a substrate 30; forming an isolation structure 301 in the substrate 30 to define the active area AA, and the isolation structure 301 It is in contact with the second sidewall SW2 of the bit line contact portion 302 .
  • the material of the isolation structure 301 may include one or more of oxides (such as silicon oxide), nitrides (such as silicon nitride) and oxynitrides (such as silicon oxynitride).
  • the substrate 30 includes a storage region SR and a peripheral region PR, and an active region AA is disposed in the storage region SR and the peripheral region PR.
  • the active areas AA are arranged parallel to each other in the storage area SR.
  • the material of the insulating structure 305 includes but not limited to nitride, such as silicon nitride.
  • the word line WL is separated from the substrate 30 by a first gate dielectric layer 304 .
  • the material of the word line WL includes tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal silicide, metal alloy or any combination.
  • the material of the first gate dielectric layer 304 includes but not limited to oxide, such as silicon oxide.
  • the active area AA located in the storage area SR further includes storage node contacts 303 located at both ends of the active area AA, the storage node contacts 303 are connected to the bit line contacts 302 separated by the word line WL and the insulating structure 305 .
  • the storage node contact portion 303 and the bit line contact portion 302 may be formed on the top of the active region AA by means of ion implantation.
  • the conductivity type of the storage node contact portion 303 and the bit line contact portion 302 is the same, such as n-type. Understandably, when the storage node contact portion 303 and the bit line contact portion 302 are n-type doped, the substrate 30 below the storage node contact portion 303 and the bit line contact portion 302 has p type doping.
  • step 102 is performed to form a first dielectric layer 31 on the substrate 30, and the first dielectric layer 31 covers at least the bit line contact portion 302 and the insulating structure 305, as shown in FIGS. 4a-4b Show.
  • forming the first dielectric layer 31 on the substrate 30 includes: simultaneously forming the first dielectric layer 31 on the storage region SR and the peripheral region PR.
  • the first dielectric layer 31 can be formed on the substrate 30 by atomic layer deposition (ALD), chemical vapor deposition (CVD) and other processes.
  • the first dielectric layer 31 may include one or more layers of materials, and the materials may be oxides, nitrides or other insulating materials.
  • the first dielectric layer 31 includes a silicon oxide sublayer and a silicon nitride sublayer, and the silicon nitride sublayer is formed above the silicon oxide sublayer.
  • step 103 is performed to perform an etching process on the first dielectric layer 31 and the insulating structure 305 to expose the top surface of the bit line contact portion 302 and the first sidewall SW1, As shown in Figure 5a-6b.
  • performing an etching process on the first dielectric layer 31 and the insulating structure 305 includes:
  • a groove R is etched downward from the part of the upper surface of the insulating structure 305, and the groove R exposes the first sidewall SW1 of the bit line contact portion 302, as shown in FIGS. 6a-6b Show.
  • forming the opening T on the first dielectric layer 31 includes: forming a patterned mask layer 32 on the first dielectric layer 31 to The patterned mask layer 32 is used as an etching mask to etch the first dielectric layer 31 to form an opening T, as shown in FIGS. 5a-5b; the patterned mask layer 32 is used as an etching mask The mask is etched downward from the part of the upper surface of the insulating structure 305 to form a groove R, and then the patterned mask layer 32 is removed, as shown in FIGS. 6a-6b.
  • the patterned mask layer 32 is a photoresist layer.
  • a photoresist layer instead of the thick oxide layer mentioned in the related art has at least the following technical effects:
  • the first dielectric layer 31 and the substrate 30 will not be damaged when the photoresist layer is removed
  • remove the patterned mask layer 32 before filling the opening T and the groove R with the conductive material 33 see Figures 7a-7b
  • the shallower depth is beneficial to reduce the porosity of the conductive material 33 in the opening T and the groove R.
  • an etching process is also performed on the isolation structure 301, so as to expose the bit line contact portion 302 The second side wall SW2, as shown in Figure 6b.
  • the groove R extends from the insulating structure 305 into the isolation structure 301 to form a trench surrounding the bit line contact portion 302, and the groove R exposes the bit line contact portion The first side wall SW1 and the second side wall SW2 of 302.
  • the groove R can be formed by increasing the etching selectivity ratio of the isolation structure 301 , the insulating structure 305 and the bit line contact portion 302 in a preset etching process.
  • the predetermined etching process is a wet etching process.
  • step 104 is performed to form a bit line plug material layer 33a on the top surface of the bit line contact portion 302 and the first side wall SW1, and the upper surface of the bit line plug material layer 33a It is flush with the upper surface of the first dielectric layer 31, as shown in Figs. 7a-8b.
  • bit line plug material layer 33a is formed on the top surface of the bit line contact portion 302 and the first side wall SW1, including:
  • the conductive material 33 fills the opening T and the groove R, and covers the first dielectric layer 31, as shown in FIGS. 7a-7b;
  • the upper surface of the bit line plug material layer 33a is connected to the first The upper surface of the dielectric layer 31 is flush, as shown in Figs. 8a-8b.
  • the conductive material 33 can be formed on the substrate 30 using processes such as atomic layer deposition (ALD), chemical vapor deposition (CVD), and electroplating.
  • ALD atomic layer deposition
  • CVD chemical vapor deposition
  • electroplating electroplating.
  • the conductive material 33 covering the first dielectric layer 31 is removed by a chemical mechanical polishing process.
  • the grinding rate of the conductive material 33 is much higher than the grinding rate of the first dielectric layer 31, so that the conductive material 33 and the first dielectric layer 31 can be used
  • the first dielectric layer 31 is used as a polishing stop layer to ensure the stability of the process.
  • the conductive material 33 includes but not limited to polysilicon.
  • bit line plug material layer 33a while forming a bit line plug material layer 33a on the top surface of the bit line contact portion 302 and the first sidewall SW1, the bit line The bit line plug material layer 33 a is also formed on the second side wall SW2 of the contact portion 302 . That is to say, in this embodiment, the bit line plug material layer 33 a wraps and covers the bit line contact portion 302 .
  • bit line plug material layer 33a after forming the bit line plug material layer 33a, it further includes: forming a first gate material layer 36 on the peripheral region PR, as shown in FIGS. 9a-12b.
  • the first gate material layer 36 is formed on the peripheral region PR, including:
  • An oxide layer 34 is formed on the substrate 30, and the oxide layer 34 covers the first dielectric layer 31, as shown in FIGS. 9a-9b; the oxide layer 34 is used to protect the The first dielectric layer 31 and the bit line plug material layer 33a are protected from being damaged by subsequent process steps;
  • the oxide layer 34 on the storage region SR is removed, as shown in FIGS. 12a-12b.
  • a first gate is also formed on the oxide layer 34 of the storage region SR.
  • electrode material layer 36 as shown in Figures 11a-11b; before removing the oxide layer 34 on the storage region SR, remove the first gate material on the oxide layer 34 of the storage region SR Layer 36, as shown in Figures 12a-12b.
  • the first gate material layer 36 on the peripheral region PR before forming the first gate material layer 36 on the peripheral region PR, it further includes forming a second gate dielectric material layer 35 on the peripheral region PR.
  • the material of the second gate dielectric material layer 35 includes oxide, such as silicon oxide.
  • the material of the first gate material layer 36 includes but not limited to polysilicon. In a specific embodiment, after forming the first gate material layer 36 on the peripheral region PR, it further includes doping the first gate material layer 36 on the peripheral region PR to improve the The electrical conductivity of the first gate material layer 36 is described above.
  • step 105 is performed to remove part of the bit line plug material layer 33a and part of the bit line contact portion 302 to form a bit line plug 33b and a bit line contact region 302a, as shown in FIGS. 14a-14b.
  • the method further includes:
  • bit line material layer 37 Forming a bit line material layer 37 on the substrate 30, the bit line material layer 37 is in contact with the bit line plug material layer 33a, and forming a second dielectric layer 38 on the bit line material layer 37, As shown in Figures 13a-13b; the second dielectric layer 38 is etched to form a bit line capping layer 38a, and the bit line material layer 37 is etched to form a bit line layer 37a, as shown in Figures 14a-14b.
  • the bit line material layer 37 and the second dielectric layer 38 are also formed on the peripheral region PR, as shown in FIG.
  • a gate capping layer 38b is formed, and a second gate layer 37b is etched while forming the bit line layer 37a, as shown in FIG. 14b.
  • bit line plug material layer 33a and part of the bit line contact portion 302 remove part of the bit line plug material layer 33a and part of the bit line contact portion 302, including: the bit line plug material layer 33a that will not be covered by the bit line layer 37a and The bit line contact portion 302 is removed, forming a bit line plug 33b and a bit line contact region 302a.
  • the first gate material layer 36 and the second gate dielectric material layer 35 are etched to form the first gate electrode layer 36a and the second gate dielectric layer 35a. But not limited thereto, the first gate layer 36a and the second gate dielectric layer 35a may not be formed simultaneously with the bit line plug 33b and the bit line contact region 302a.
  • the second dielectric layer 38 and the bit line material layer 37 may be etched from top to bottom along a direction perpendicular to the substrate 30 in the same process to form the bit line capping layer 38a , the bit line layer 37a, and then use the bit line cover layer 38a and the bit line layer 37a as masks to continue etching the bit line plug material layer 33a and the bit line contact portion 302 to form the The bit line plug 33b and the bit line contact region 302a.
  • the bit line material layer 37 includes a first sub-layer 371 and a second sub-layer 372 disposed on the first sub-layer 371 .
  • Etching the bit line material layer 37 to form a bit line layer 37a includes: etching the second sub-layer 372 to form a second conductive layer 372a; etching the first sub-layer 371 to form a first conductive layer 371a.
  • the etching and forming the second gate layer 37b while etching the bit line layer 37a includes: etching the second sublayer 372 to form a second gate conductive layer 372b; etching the first sublayer 371 forms a first gate conductive layer 371b.
  • the material of the first sub-layer 371 includes but not limited to titanium nitride
  • the material of the second sub-layer 372 includes but not limited to tungsten
  • the material of the second dielectric layer 38 includes but not limited to nitride, such as silicon nitride.
  • the manufacturing method further includes: forming a third dielectric layer 39 on the substrate 30, the third dielectric layer 39 fills the gap (not marked) and covers the position The side surface of the line layer 37a and the upper surface and the side surface of the bit line capping layer 38a to form a protection structure, as shown in FIGS. 15a-15b. It can be understood that the third dielectric layer 39 also covers the gate capping layer 38b, the second gate layer 37b, the first gate layer 36a, the second gate dielectric layer 35a located on the peripheral region PR. formed gate stack.
  • a storage node contact plug will be formed above the storage node contact portion 303, and filling the gap with the third dielectric layer 39 can reduce the size of the bit line contact region 302a, The parasitic capacitance between the bit line plug 33b and the storage node contact portion 303 and part of the storage node contact plug.
  • the formation method of the third dielectric layer 39 includes but not limited to atomic layer deposition (ALD).
  • the material of the third dielectric layer 39 includes but not limited to nitride, such as silicon nitride.
  • the bit line contact portion is not etched downward, so that the finally formed bit line plug is located on the top surface of the bit line contact region
  • the part has a thinner thickness, which can reduce the parasitic capacitance in the semiconductor structure; in addition, a bit line plug material layer is formed on the first side wall of the bit line contact part, so that the finally formed bit line plug is connected to the bit line
  • the side surface contact of the line contact area can increase the contact area between the bit line plug and the bit line contact area, and reduce the contact resistance between them.
  • An embodiment of the present disclosure also provides a semiconductor structure, as shown in FIG. 2 and FIGS. 15a-15b, including: a substrate 30, the substrate 30 includes an active area AA, and the active area AA includes a bit line contact Region 302a, the bit line contact region 302a has a side surface and a top surface flush with the surface of the substrate 30; the word line WL and the insulating structure 305 that buries the word line WL are arranged on the substrate 30 Inside, the bit line contact region 302a is located between the adjacent insulating structures 305; the first dielectric layer 31 is located on the surface of the substrate 30; the bit line plug 33b is located on the first In the dielectric layer 31 and the insulating structure 305, the bit line plug 33b is in contact with the top surface and the side surface of the bit line contact region 302a, and the upper surface of the bit line plug 33b is in contact with the side surface of the bit line contact region 302a. The upper surface of the first dielectric layer 31 is flush with each other.
  • the substrate may be a semiconductor substrate, and may include at least one elemental semiconductor material (such as a silicon (Si) substrate, a germanium (Ge) substrate), at least one III-V compound semiconductor material, at least one II-VI A compound semiconductor material, at least one organic semiconductor material, or other semiconductor materials known in the art.
  • the substrate is a silicon substrate, which may be doped or undoped.
  • the substrate 30 includes a storage region SR and a peripheral region PR, and an active region AA is disposed in the storage region SR and the peripheral region PR.
  • the active areas AA are arranged parallel to each other in the storage area SR.
  • the word line WL is separated from the substrate 30 by a first gate dielectric layer 304 .
  • the material of the word line WL includes tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal silicide, metal alloy or any combination.
  • the material of the insulating structure 305 includes but not limited to nitride, such as silicon nitride.
  • the material of the first gate dielectric layer 304 includes but not limited to oxide, such as silicon oxide.
  • the active area AA located in the storage area SR further includes storage node contact portions 303 located at both ends of the active area AA, the storage node contact portion 303 is connected to the bit line contact area 302a separated by the word line WL and the insulating structure 305 .
  • the storage node contact portion 303 and the bit line contact region 302a may be formed on the top of the active region AA by ion implantation.
  • the conductivity type of the storage node contact portion 303 and the bit line contact region 302a is the same, such as n-type. Understandably, when the storage node contact portion 303 and the bit line contact region 302a are n-type doped, the substrate 30 below the storage node contact portion 303 and the bit line contact region 302a has p type doping.
  • bit line plug 33b includes polysilicon.
  • the semiconductor structure further includes: a bit line layer 37a and a bit line capping layer 38a disposed on the bit line layer 37a, the bit line layer 37a is in contact with the bit line plug 33b .
  • the bit line layer 37a includes a first conductive layer 371a and a second conductive layer 372a disposed on the first conductive layer 371a.
  • the first conductive layer 371a includes a titanium nitride layer
  • the second conductive layer 372a includes a tungsten layer.
  • the bit line capping layer 38a includes nitride, such as silicon nitride.
  • the substrate 30 includes an isolation structure 301 for defining the active region AA; between the isolation structure 301 and the bit line contact region 302a, the first dielectric layer 31 and the A third dielectric layer 39 is disposed between the bit line plugs 33b.
  • a storage node contact plug will be formed above the storage node contact portion 303, and filling the gap (not marked) with the third dielectric layer 39 can reduce the bit line contact area.
  • the third dielectric layer 39 also covers the side surfaces of the bit line layer 37 a and the upper surface and side surfaces of the bit line capping layer 38 a to form a protection structure.
  • the material of the isolation structure 301 may include one or more of oxides (such as silicon oxide), nitrides (such as silicon nitride) and oxynitrides (such as silicon oxynitride).
  • the material of the third dielectric layer 39 includes but not limited to nitride, such as silicon nitride.
  • the semiconductor structure further includes a second gate dielectric layer 35a, a first gate layer, and a second gate dielectric layer 35a stacked in sequence from bottom to top in the peripheral region PR in a direction perpendicular to the substrate 30.
  • 36a, a second gate layer 37b and a gate capping layer 38b, the second gate dielectric layer 35a is in contact with the active region AA.
  • the second gate layer 37b includes a first gate conductive layer 371b and a second gate conductive layer 372b, and the first gate conductive layer 371b is inscribed with the first gate conductive layer 371a.
  • the second gate conductive layer 372b and the second conductive layer 372a are formed by etching the same material layer; the gate capping layer 38b and the bit line capping layer 38a are etched the same Layers of material are formed.
  • the third dielectric layer 39 also covers the second gate dielectric layer 35a, the first gate layer 36a, the side surfaces of the second gate layer 37b and the gate The upper surface and side surfaces of the cover layer 38b.
  • the material of the first gate layer 36a includes doped or undoped polysilicon.
  • the material of the second gate dielectric layer 35a includes oxide, such as silicon oxide.
  • bit line plug is in contact with the top surface and the side surface of the bit line contact region, and the upper surface of the bit line plug is flush with the upper surface of the first dielectric layer, that is, Said that the part of the bit line plug located on the top surface of the bit line contact region has a relatively thin thickness, which can reduce the parasitic capacitance in the semiconductor structure, and the bit line plug and the bit line contact region
  • the side surface contact can increase the contact area between the bit line plug and the bit line contact area, and reduce the contact resistance between them.

Abstract

本公开实施例公开了一种半导体结构及其制造方法，所述制造方法包括：提供包括有源区的衬底，衬底内设置有字线以及掩埋字线的绝缘结构，相邻的绝缘结构在有源区内限定出位线接触部，位线接触部包括与衬底的表面齐平的顶表面以及与绝缘结构接触的第一侧壁；在衬底上形成第一介质层，第一介质层至少覆盖位线接触部和绝缘结构；对第一介质层及绝缘结构执行刻蚀工艺，以暴露出位线接触部的顶表面以及第一侧壁；在位线接触部的顶表面以及第一侧壁上形成位线插塞材料层，位线插塞材料层的上表面与第一介质层的上表面齐平；移除部分位线插塞材料层和部分位线接触部，形成位线插塞和位线接触区。

Description

一种半导体结构及其制造方法
相关申请的交叉引用
本公开基于申请号为202210038780.3、申请日为2022年01月13日、发明名称为“一种半导体结构及其制造方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
半导体结构，例如存储器，包括有源区以及位于有源区上的位线层，所述位线层与所述有源区通过位线插塞连接。传统的形成位线插塞的方法包括：从有源区的表面向下刻蚀一定深度形成凹槽，接着在所述凹槽内填充导电材料形成位线插塞。
然而，采用上述传统的方法形成的位线插塞的电学性能较差。
发明内容
本公开实施例提供一种半导体结构的制造方法，包括：
提供包括有源区的衬底，所述衬底内设置有字线以及掩埋所述字线的绝缘结构，相邻的所述绝缘结构在所述有源区内限定出位线接触部，所述位线接触部包括与所述衬底的表面齐平的顶表面以及与所述绝缘结构接触的第一侧壁；
在所述衬底上形成第一介质层，所述第一介质层至少覆盖所述位线接触部和所述绝缘结构；
对所述第一介质层及所述绝缘结构执行刻蚀工艺，以暴露出所述位线接触部的所述顶表面以及所述第一侧壁；
在所述位线接触部的所述顶表面以及所述第一侧壁上形成位线插塞材料层，所述位线插塞材料层的上表面与所述第一介质层的上表面齐平；
移除部分所述位线插塞材料层和部分所述位线接触部，形成位线插塞和位线接触区。
在一些实施例中，对所述第一介质层及所述绝缘结构执行刻蚀工艺，包括：
在所述第一介质层上形成开口，所述开口暴露出所述位线接触部的所述顶表面以及所述绝缘结构的部分上表面；
从所述绝缘结构的所述部分上表面往下刻蚀形成凹槽，所述凹槽暴露出所述位线接触部的所述第一侧壁。
在一些实施例中，在所述位线接触部的顶表面以及所述第一侧壁上形成位线插塞材料层，包括：
在所述衬底上形成导电材料，所述导电材料填充所述开口和所述凹槽，且覆盖所述第一介质层；
移除所述第一介质层及所述开口上方的所述导电材料，得到所述位线插塞材料层，所述位线插塞材料层的上表面与所述第一介质层的上表面齐平。
在一些实施例中，采用化学机械抛光工艺移除覆盖所述第一介质层的所述导电材 料。
在一些实施例中，提供包括有源区的衬底，包括：
提供衬底；在所述衬底内形成隔离结构以限定出所述有源区，所述隔离结构与所述位线接触部的第二侧壁接触。
在一些实施例中，在对所述第一介质层及所述绝缘结构执行刻蚀工艺的同时，对所述隔离结构也执行刻蚀工艺，以暴露出所述位线接触部的所述第二侧壁。
在一些实施例中，在所述位线接触部的顶表面以及所述第一侧壁上形成位线插塞材料层的同时，在所述位线接触部的所述第二侧壁上也形成所述位线插塞材料层。
在一些实施例中，所述衬底包括存储区和外围区；在所述衬底上形成第一介质层包括：
在所述存储区和所述外围区上同时形成所述第一介质层。
在一些实施例中，在所述位线接触部的顶表面以及所述第一侧壁上形成位线插塞材料层之后，还包括：在所述外围区上形成第一栅极材料层。
在一些实施例中，在所述外围区上形成第一栅极材料层，包括：
在所述衬底上形成氧化层，所述氧化层覆盖所述第一介质层；
移除所述外围区上的所述第一介质层和所述氧化层；
在所述外围区上形成第一栅极材料层；
移除所述存储区上的所述氧化层。
在一些实施例中，移除部分所述位线插塞材料层和部分所述位线接触部之前，包括：
在所述衬底上形成位线材料层，所述位线材料层与所述位线插塞材料层接触连接；在所述位线材料层上形成第二介质层；
刻蚀所述第二介质层以形成位线盖层，刻蚀所述位线材料层以形成位线层。
在一些实施例中，移除部分所述位线插塞材料层和部分所述位线接触部，包括：
将未被所述位线层覆盖的位线插塞材料层和位线接触部移除，形成位线插塞和位线接触区。
在一些实施例中，所述位线插塞和所述位线接触区的两侧具有空隙，所述空隙是移除部分所述位线插塞材料层和部分所述位线接触部形成的；
所述制造方法还包括：在所述衬底上形成第三介质层，所述第三介质层填充所述空隙且覆盖所述位线层的侧表面以及所述位线盖层的上表面和侧表面。
本公开实施例还提供了一种半导体结构，包括：
衬底，所述衬底包括有源区，所述有源区包括位线接触区，所述位线接触区具有侧表面以及与所述衬底的表面齐平的顶表面；
字线以及掩埋所述字线的绝缘结构，设置在所述衬底内，所述位线接触区位于相邻的所述绝缘结构之间；
第一介质层，位于所述衬底的所述表面上；
位线插塞，位于所述第一介质层和所述绝缘结构内，所述位线插塞与所述位线接触区的所述顶表面及所述侧表面接触，且所述位线插塞的上表面与所述第一介质层的上表面齐平。
在一些实施例中，所述位线插塞包括多晶硅。
在一些实施例中，所述半导体结构还包括：位线层和设置在所述位线层上的位线盖层，所述位线层与所述位线插塞接触连接。
在一些实施例中，所述位线层包括第一导电层以及设置于所述第一导电层上的第二导电层。
在一些实施例中，所述第一导电层包括氮化钛层，所述第二导电层包括钨层。
在一些实施例中，所述衬底包括用于限定所述有源区的隔离结构；所述隔离结构与所述位线接触区之间、所述第一介质层与所述位线插塞之间设置有第三介质层。
在一些实施例中，所述第三介质层还覆盖所述位线层的侧表面以及所述位线盖层的上表面和侧表面。
本公开实施例提供的半导体结构及其制造方法，其中，所述半导体结构的制造方法包括：提供包括有源区的衬底，所述衬底内设置有字线以及掩埋所述字线的绝缘结构，相邻的所述绝缘结构在所述有源区内限定出位线接触部，所述位线接触部包括与所述衬底的表面齐平的顶表面以及与所述绝缘结构接触的第一侧壁；在所述衬底上形成第一介质层，所述第一介质层至少覆盖所述位线接触部和所述绝缘结构；对所述第一介质层及所述绝缘结构执行刻蚀工艺，以暴露出所述位线接触部的所述顶表面以及所述第一侧壁；在所述位线接触部的所述顶表面以及所述第一侧壁上形成位线插塞材料层，所述位线插塞材料层的上表面与所述第一介质层的上表面齐平；移除部分所述位线插塞材料层和部分所述位线接触部，形成位线插塞和位线接触区。本公开实施例提供的半导体结构的制造方法在形成位线插塞材料层的过程中，未向下刻蚀所述位线接触部，使得最终形成的位线插塞位于所述位线接触区顶表面上的部分具有较薄的厚度，可以降低半导体结构内的寄生电容；此外，在所述位线接触部的第一侧壁上形成位线插塞材料层，使得最终形成的位线插塞与位线接触区的侧表面接触，增大位线插塞和位线接触区的接触面积，降低了二者之间的接触电阻。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的制造方法流程框图；
图2至图15b为本公开实施例提供的半导体结构的工艺流程图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/ 或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
半导体结构，例如存储器，包括有源区以及位于所述有源区上的位线层，所述位线层与所述有源区通过位线插塞连接。相关技术中形成所述位线插塞的步骤主要包括：首先，在衬底上形成厚氧化层；接着，在所述厚氧化层上形成开口，所述开口暴露出有源区；然后，从所述开口往下刻蚀所述有源区至一定深度，形成凹槽；接着，在所述凹槽和所述开口内填充导电材料；最后，去除所述厚氧化层以及位于所述开口内的导电材料，形成位线插塞。
上述相关技术提供的方法中至少存在如下问题：其一，所述开口和所述凹槽的深度较大，使得所述导电材料在填充形成位线插塞时，容易产生孔隙；其二，形成的位线插塞厚度较厚，会增加半导体结构内的寄生电容；其三，形成的位线插塞和有源区的接触面积较小，使得二者之间的接触电阻较大，不利于信号的传输；其四，在去除厚氧化层以及位于开口内的导电材料时，刻蚀深度难以做到完全统一，会损坏衬底内的结构。
基于此，提出了本公开实施例的以下技术方案：
本公开实施例提供了一种半导体结构的制造方法，具体请参见图1。如图所示，所述方法包括以下步骤：
步骤101、提供包括有源区的衬底，所述衬底内设置有字线以及掩埋所述字线的绝缘结构，相邻的所述绝缘结构在所述有源区内限定出位线接触部，所述位线接触部包括与所述衬底的表面齐平的顶表面以及与所述绝缘结构接触的第一侧壁；
步骤102、在所述衬底上形成第一介质层，所述第一介质层至少覆盖所述位线接触部和所述绝缘结构；
步骤103、对所述第一介质层及所述绝缘结构执行刻蚀工艺，以暴露出所述位线接触部的所述顶表面以及所述第一侧壁；
步骤104、在所述位线接触部的所述顶表面以及所述第一侧壁上形成位线插塞材料层，所述位线插塞材料层的上表面与所述第一介质层的上表面齐平；
步骤105、移除部分所述位线插塞材料层和部分所述位线接触部，形成位线插塞和位线接触区。
本公开实施例提供的半导体结构的制造方法，在形成位线插塞材料层的过程中，未向下刻蚀所述位线接触部，使得最终形成的位线插塞位于所述位线接触区顶表面上的部分具有较薄的厚度，可以降低半导体结构内的寄生电容；此外，在所述位线接触部的第一侧壁上形成位线插塞材料层，使得最终形成的位线插塞与位线接触区的侧表面接触，增大了位线插塞和位线接触区的接触面积，从而降低了二者之间的接触电阻。
本公开实施例提供的半导体结构的制造方法，可以用来形成动态随机存储器(DRAM)。但不限于此，任何具有位线插塞的半导体结构都可以采用本公开实施例提供的方法来制造。
下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
图2至图15b为本公开实施例提供的半导体结构的工艺流程图；其中，图2为俯视示意图，图3a、图4a、图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a为各工艺步骤沿着图2的线AA'截取的剖面结构示意图，图3b、图4b、图5b、图6b、图7b、图8b、图9b、图10b、图11b、图12b、图13b、图14b、图15b为各工艺步骤沿着图2的线BB'截取的剖面结构示意图。以下结合图2至图15b对本公开实施例提供的半导体结构的制造方法再作进一步详细的说明。
首先，执行步骤101，提供包括有源区AA的衬底30，所述衬底30内设置有字线WL以及掩埋所述字线WL的绝缘结构305，相邻的所述绝缘结构305在所述有源区AA内限定出位线接触部302，所述位线接触部302包括与所述衬底30的表面齐平的顶表面以及与所述绝缘结构305接触的第一侧壁SW1，如图2和图3a-3b所示。
所述衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅衬底，所述硅衬底可经掺杂或未经掺杂。
在一实施例中，提供包括有源区AA的衬底30，包括：提供衬底30；在所述衬底30内形成隔离结构301以限定出所述有源区AA，所述隔离结构301与所述位线接触部302的第二侧壁SW2接触。所述隔离结构301的材料可以包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和氮氧化物(例如硅氮氧化物)中的一种或多种。
所述衬底30包括存储区SR和外围区PR，所述存储区SR和所述外围区PR内均设置有有源区AA。在一些实施例中，所述有源区AA在所述存储区SR内相互平行排列。
所述字线WL的数量为多条，多条所述字线WL以及掩埋所述字线WL的绝缘结构305沿同一方向在所述存储区SR内延伸。所述绝缘结构305的材料包括但不限于氮化物，例如氮化硅。在一些实施例中，所述字线WL与所述衬底30之间由第一栅极介质层304间隔开。所述字线WL的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金或其任何组合。所述第一栅极介质层304的材料包括但不限于氧化物，例如氧化硅。
在一实施例中，位于所述存储区SR内的有源区AA还包括位于所述有源区AA两端的存储节点接触部303，所述存储节点接触部303与所述位线接触部302由所述字线WL和所述绝缘结构305间隔开。
这里，所述存储节点接触部303和所述位线接触部302可以通过离子注入的方式形成于所述有源区AA的顶部。在一具体实施例中，所述存储节点接触部303和所述位线接触部302的导电类型相同，如n型。可以理解地，当所述存储节点接触部303和所述位线接触部302为n型掺杂时，位于所述存储节点接触部303和所述位线接触部302下 方的衬底30具有p型掺杂。
接下来，执行步骤102，在所述衬底30上形成第一介质层31，所述第一介质层31至少覆盖所述位线接触部302和所述绝缘结构305，如图4a-4b所示。
在一实施例中，在所述衬底30上形成第一介质层31包括：在所述存储区SR和所述外围区PR上同时形成所述第一介质层31。
所述第一介质层31可以采用原子层沉积(ALD)、化学气相沉积(CVD)等工艺形成在所述衬底30上。所述第一介质层31可以包括一层或多层材料，所述材料可以是氧化物、氮化物或其他绝缘材料。在一具体的实施例中，所述第一介质层31包括氧化硅子层和氮化硅子层，所述氮化硅子层形成在所述氧化硅子层的上方。
接下来，执行步骤103，对所述第一介质层31及所述绝缘结构305执行刻蚀工艺，以暴露出所述位线接触部302的所述顶表面以及所述第一侧壁SW1，如图5a-6b所示。
具体地，对所述第一介质层31及所述绝缘结构305执行刻蚀工艺，包括：
在所述第一介质层31上形成开口T，所述开口T暴露出所述位线接触部302的所述顶表面以及所述绝缘结构305的部分上表面，如图5a-5b所示；
从所述绝缘结构305的所述部分上表面往下刻蚀形成凹槽R，所述凹槽R暴露出所述位线接触部302的所述第一侧壁SW1，如图6a-6b所示。
继续参考图5a-6b，在一更具体的实施例中，在所述第一介质层31上形成开口T，包括：在所述第一介质层31上形成图案化的掩模层32，以所述图案化的掩模层32为刻蚀掩模刻蚀所述第一介质层31，以形成开口T，如图5a-5b所示；以所述图案化的掩模层32为刻蚀掩模从所述绝缘结构305的所述部分上表面往下刻蚀形成凹槽R，然后去除所述图案化的掩模层32，如图6a-6b所示。
可选的，所述图案化的掩模层32为光刻胶层。采用光刻胶层代替相关技术中提及的厚氧化层，至少具有以下技术效果：一方面，在去除所述光刻胶层时不会损坏所述第一介质层31和所述衬底30内的结构；另一方面，在所述开口T和凹槽R内填充导电材料33(参见图7a-7b)之前去除所述图案化的掩模层32，使得所述导电材料33需要填充的深度较浅，有利于降低所述开口T和凹槽R内导电材料33的孔隙率。
在一实施例中，在对所述第一介质层31及所述绝缘结构305执行刻蚀工艺的同时，对所述隔离结构301也执行刻蚀工艺，以暴露出所述位线接触部302的所述第二侧壁SW2，如图6b所示。换句话说，所述凹槽R从所述绝缘结构305延伸至所述隔离结构301中，形成环绕所述位线接触部302的沟槽，所述凹槽R暴露出所述位线接触部302的第一侧壁SW1和第二侧壁SW2。在一具体实施例中，可以通过提高所述隔离结构301、所述绝缘结构305与所述位线接触部302在预设刻蚀工艺下的刻蚀选择比来形成所述凹槽R。在一更具体的实施例中，所述预设刻蚀工艺为湿法刻蚀工艺。
接下来，执行步骤104，在所述位线接触部302的所述顶表面以及所述第一侧壁SW1上形成位线插塞材料层33a，所述位线插塞材料层33a的上表面与所述第一介质层31的上表面齐平，如图7a-8b所示。
具体地，在所述位线接触部302的顶表面以及所述第一侧壁SW1上形成位线插塞材料层33a，包括：
在所述衬底30上形成导电材料33，所述导电材料33填充所述开口T和所述凹槽R，且覆盖所述第一介质层31，如图7a-7b所示；
移除所述第一介质层31及所述开口T上方的所述导电材料33，得到所述位线插塞材料层33a，所述位线插塞材料层33a的上表面与所述第一介质层31的上表面齐平，如图8a-8b所示。
所述导电材料33可以采用原子层沉积(ALD)、化学气相沉积(CVD)、电镀等工 艺形成在所述衬底30上。在一实施例中，在所述开口T和所述凹槽R填充所述导电材料33后，采用化学机械抛光工艺移除覆盖所述第一介质层31的所述导电材料33。在一具体实施例中，在所述化学机械抛光工艺中，所述导电材料33的研磨速率远大于所述第一介质层31的研磨速率，如此，可以利用所述导电材料33与所述第一介质层31的研磨速率差异，将所述第一介质层31作为抛光停止层，保证制程的稳定性。在一更具体的实施例中，所述导电材料33包括但不限于多晶硅。
继续参考图7b和图8b，在一实施例中，在所述位线接触部302的顶表面以及所述第一侧壁SW1上形成位线插塞材料层33a的同时，在所述位线接触部302的所述第二侧壁SW2上也形成所述位线插塞材料层33a。也就是说，在该实施例中，所述位线插塞材料层33a包裹式覆盖所述位线接触部302。
在一实施例中，在形成位线插塞材料层33a之后，还包括：在所述外围区PR上形成第一栅极材料层36，如图9a-12b所示。
具体地，在所述外围区PR上形成第一栅极材料层36，包括：
在所述衬底30上形成氧化层34，所述氧化层34覆盖所述第一介质层31，如图9a-9b所示；所述氧化层34用于保护位于所述存储区SR内的第一介质层31和位线插塞材料层33a免于被后续的工艺步骤损坏；
移除所述外围区PR上的所述第一介质层31和所述氧化层34，如图10a-10b所示；
在所述外围区PR上形成第一栅极材料层36，如图11a-11b所示；
移除所述存储区SR上的所述氧化层34，如图12a-12b所示。
请再次参考图11a-12b；在一实施例中，在所述外围区PR上形成第一栅极材料层36的同时，也在所述存储区SR的所述氧化层34上形成第一栅极材料层36，如图11a-11b所示；在移除所述存储区SR上的所述氧化层34之前，移除所述存储区SR的所述氧化层34上的第一栅极材料层36，如图12a-12b所示。
继续参考图11a-11b，在一实施例中，在所述外围区PR上形成第一栅极材料层36之前，还包括在所述外围区PR上形成第二栅极介质材料层35。所述第二栅极介质材料层35的材料包括氧化物，如氧化硅。
所述第一栅极材料层36的材料包括但不限于多晶硅。在一具体的实施例中，在所述外围区PR上形成第一栅极材料层36之后，还包括对所述外围区PR上的所述第一栅极材料层36进行掺杂，提高所述第一栅极材料层36的导电性能。
最后，执行步骤105，移除部分所述位线插塞材料层33a和部分所述位线接触部302，形成位线插塞33b和位线接触区302a，如图14a-14b所示。
在形成所述位线插塞33b和位线接触区302a之前，如图13a-14b所示，所述方法还包括：
在所述衬底30上形成位线材料层37，所述位线材料层37与所述位线插塞材料层33a接触连接，在所述位线材料层37上形成第二介质层38，如图13a-13b所示；刻蚀所述第二介质层38以形成位线盖层38a，刻蚀所述位线材料层37以形成位线层37a，如图14a-14b所示。在一个实施例中，所述位线材料层37和所述第二介质层38还形成在所述外围区PR上，如图13b所示；在刻蚀形成位线盖层38a的同时刻蚀形成栅极盖层38b，在刻蚀形成位线层37a的同时刻蚀形成第二栅极层37b，如图14b所示。
继续参考图14a-14b，移除部分所述位线插塞材料层33a和部分所述位线接触部302，包括：将未被所述位线层37a覆盖的位线插塞材料层33a和位线接触部302移除，形成位线插塞33b和位线接触区302a。在一个实施例中，在刻蚀形成位线插塞33b和位线接触区302a的同时，刻蚀所述第一栅极材料层36和所述第二栅极介质材料层35形成第一栅极层36a和第二栅极介质层35a。但不限于此，第一栅极层36a和第二栅极介质 层35a也可以不与位线插塞33b和位线接触区302a同时形成。
在实际工艺中，可以在同一制程中沿垂直于所述衬底30的方向从上往下刻蚀所述第二介质层38、所述位线材料层37以形成所述位线盖层38a、所述位线层37a，然后以所述位线盖层38a和所述位线层37a为掩模继续刻蚀所述位线插塞材料层33a和所述位线接触部302以形成所述位线插塞33b和位线接触区302a。
在一实施例中，所述位线材料层37包括第一子层371以及设置于所述第一子层371上的第二子层372。刻蚀所述位线材料层37以形成位线层37a，包括：刻蚀所述第二子层372形成第二导电层372a；刻蚀所述第一子层371形成第一导电层371a。所述在刻蚀形成位线层37a的同时刻蚀形成第二栅极层37b，包括：刻蚀所述第二子层372形成第二栅极导电层372b；刻蚀所述第一子层371形成第一栅极导电层371b。在一具体的实施例中，所述第一子层371的材料包括但不限于氮化钛，所述第二子层372的材料包括但不限于钨。所述第二介质层38的材料包括但不限于氮化物，如氮化硅。
参考图14b，所述位线插塞33b和所述位线接触区302a的两侧具有空隙，所述空隙是移除部分所述位线插塞材料层33a和部分所述位线接触部302形成的；在一实施例中，所述制造方法还包括：在所述衬底30上形成第三介质层39，所述第三介质层39填充所述空隙(未标识)且覆盖所述位线层37a的侧表面以及所述位线盖层38a的上表面和侧表面，以形成保护结构，如图15a-15b所示。可以理解的是，所述第三介质层39还覆盖位于所述外围区PR上的由栅极盖层38b、第二栅极层37b、第一栅极层36a、第二栅极介质层35a构成的栅极叠层。
此外，在实际工艺中，后续将在所述存储节点接触部303的上方形成存储节点接触插塞，在所述空隙内填充所述第三介质层39能够减小所述位线接触区302a、所述位线插塞33b与所述存储节点接触部303、部分所述存储节点接触插塞之间的寄生电容。所述第三介质层39的形成方式包括但不限于原子层沉积(ALD)。所述第三介质层39的材料包括但不限于氮化物，如氮化硅。
可以看出，本公开实施例在形成位线插塞材料层的过程中，未向下刻蚀所述位线接触部，使得最终形成的位线插塞位于所述位线接触区顶表面上的部分具有较薄的厚度，能够降低半导体结构内的寄生电容；此外，在所述位线接触部的第一侧壁上形成位线插塞材料层，使得最终形成的位线插塞与位线接触区的侧表面接触，能够增大位线插塞和位线接触区的接触面积，降低了二者之间的接触电阻。
应当说明的是，本领域技术人员能够对上述步骤顺序之间进行可能的变换而并不离开本公开的保护范围。
本公开实施例还提供了一种半导体结构，如图2、图15a-15b所示，包括：衬底30，所述衬底30包括有源区AA，所述有源区AA包括位线接触区302a，所述位线接触区302a具有侧表面以及与所述衬底30的表面齐平的顶表面；字线WL以及掩埋所述字线WL的绝缘结构305，设置在所述衬底30内，所述位线接触区302a位于相邻的所述绝缘结构305之间；第一介质层31，位于所述衬底30的所述表面上；位线插塞33b，位于所述第一介质层31和所述绝缘结构305内，所述位线插塞33b与所述位线接触区302a的所述顶表面及所述侧表面接触，且所述位线插塞33b的上表面与所述第一介质层31的上表面齐平。
所述衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅衬底，所述硅衬底可经掺杂或未经掺杂。
所述衬底30包括存储区SR和外围区PR，所述存储区SR和所述外围区PR内均设 置有有源区AA。在一些实施例中，所述有源区AA在所述存储区SR内相互平行排列。
在一实施例中，所述字线WL的数量为多条，多条所述字线WL以及掩埋所述字线WL的绝缘结构305沿同一方向在所述存储区SR内延伸。在一些实施例中，所述字线WL与所述衬底30之间由第一栅极介质层304间隔开。所述字线WL的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金或其任何组合。所述绝缘结构305的材料包括但不限于氮化物，例如氮化硅。所述第一栅极介质层304的材料包括但不限于氧化物，例如氧化硅。
在一实施例中，位于所述存储区SR内的有源区AA还包括位于所述有源区AA两端的存储节点接触部303，所述存储节点接触部303与所述位线接触区302a由所述字线WL和所述绝缘结构305间隔开。
这里，所述存储节点接触部303和所述位线接触区302a可以通过离子注入的方式形成于所述有源区AA的顶部。在一具体实施例中，所述存储节点接触部303和所述位线接触区302a的导电类型相同，如n型。可以理解地，当所述存储节点接触部303和所述位线接触区302a为n型掺杂时，位于所述存储节点接触部303和所述位线接触区302a下方的衬底30具有p型掺杂。
在一实施例中，所述位线插塞33b包括多晶硅。
在一实施例中，所述半导体结构还包括：位线层37a和设置在所述位线层37a上的位线盖层38a，所述位线层37a与所述位线插塞33b接触连接。在一具体的实施例中，所述位线层37a包括第一导电层371a以及设置于所述第一导电层371a上的第二导电层372a。在一更具体的实施例中，所述第一导电层371a包括氮化钛层，所述第二导电层372a包括钨层。所述位线盖层38a包括氮化物，如氮化硅。
在一实施例中，所述衬底30包括用于限定所述有源区AA的隔离结构301；所述隔离结构301与所述位线接触区302a之间、所述第一介质层31与所述位线插塞33b之间设置有第三介质层39。在实际工艺中，后续将在所述存储节点接触部303的上方形成存储节点接触插塞，在所述空隙(未标识)内填充所述第三介质层39能够减小所述位线接触区302a、所述位线插塞33b与所述存储节点接触部、部分所述存储节点接触插塞之间的寄生电容。在一些实施例中，所述第三介质层39还覆盖所述位线层37a的侧表面以及所述位线盖层38a的上表面和侧表面，以形成保护结构。所述隔离结构301的材料可以包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和氮氧化物(例如硅氮氧化物)中的一种或多种。所述第三介质层39的材料包括但不限于氮化物，如氮化硅。
在一实施例中，所述半导体结构还包括在垂直于所述衬底30的方向从下往上依次叠置于所述外围区PR内的第二栅极介质层35a、第一栅极层36a、第二栅极层37b以及栅极盖层38b，所述第二栅极介质层35a与所述有源区AA接触。在一些实施例中，所述第二栅极层37b包括第一栅极导电层371b和第二栅极导电层372b，所述第一栅极导电层371b与所述第一导电层371a为刻蚀同一材料层形成，所述第二栅极导电层372b与所述第二导电层372a为刻蚀同一材料层形成；所述栅极盖层38b与所述位线盖层38a为刻蚀同一材料层形成。
在一实施例中，所述第三介质层39还覆盖所述第二栅极介质层35a、所述第一栅极层36a、所述第二栅极层37b的侧表面以及所述栅极盖层38b的上表面和侧表面。所述第一栅极层36a的材料包括掺杂或未经掺杂的多晶硅。所述第二栅极介质层35a的材料包括氧化物，如氧化硅。
综上可知，所述位线插塞与所述位线接触区的顶表面及侧表面接触，且所述位线插塞的上表面与所述第一介质层的上表面齐平，也就是说，所述位线插塞位于所述位线接触区顶表面上的部分具有较薄的厚度，能够降低半导体结构内的寄生电容，而且所述位 线插塞与所述位线接触区的侧表面接触，能够增大位线插塞和位线接触区的接触面积，降低二者之间的接触电阻。
应当说明的是，以上所述，仅为本公开的可选实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (20)

  1. 一种半导体结构的制造方法，包括：
    提供包括有源区的衬底，所述衬底内设置有字线以及掩埋所述字线的绝缘结构，相邻的所述绝缘结构在所述有源区内限定出位线接触部，所述位线接触部包括与所述衬底的表面齐平的顶表面以及与所述绝缘结构接触的第一侧壁；
    在所述衬底上形成第一介质层，所述第一介质层至少覆盖所述位线接触部和所述绝缘结构；
    对所述第一介质层及所述绝缘结构执行刻蚀工艺，以暴露出所述位线接触部的所述顶表面以及所述第一侧壁；
    在所述位线接触部的所述顶表面以及所述第一侧壁上形成位线插塞材料层，所述位线插塞材料层的上表面与所述第一介质层的上表面齐平；
    移除部分所述位线插塞材料层和部分所述位线接触部，形成位线插塞和位线接触区。
  2. 根据权利要求1所述的制造方法，其中，对所述第一介质层及所述绝缘结构执行刻蚀工艺，包括：
    在所述第一介质层上形成开口，所述开口暴露出所述位线接触部的所述顶表面以及所述绝缘结构的部分上表面；
    从所述绝缘结构的所述部分上表面往下刻蚀形成凹槽，所述凹槽暴露出所述位线接触部的所述第一侧壁。
  3. 根据权利要求2所述的制造方法，其中，在所述位线接触部的顶表面以及所述第一侧壁上形成位线插塞材料层，包括：
    在所述衬底上形成导电材料，所述导电材料填充所述开口和所述凹槽，且覆盖所述第一介质层；
    移除所述第一介质层及所述开口上方的所述导电材料，得到所述位线插塞材料层，所述位线插塞材料层的上表面与所述第一介质层的上表面齐平。
  4. 根据权利要求3所述的制造方法，其中，采用化学机械抛光工艺移除覆盖所述第一介质层的所述导电材料。
  5. 根据权利要求1所述的制造方法，其中，提供包括有源区的衬底，包括：
    提供衬底；在所述衬底内形成隔离结构以限定出所述有源区，所述隔离结构与所述位线接触部的第二侧壁接触。
  6. 根据权利要求5所述的制造方法，其中，在对所述第一介质层及所述绝缘结构执行刻蚀工艺的同时，对所述隔离结构也执行刻蚀工艺，以暴露出所述位线接触部的所述第二侧壁。
  7. 根据权利要求6所述的制造方法，其中，在所述位线接触部的顶表面以及所述第一侧壁上形成位线插塞材料层的同时，在所述位线接触部的所述第二侧壁上也形成所述位线插塞材料层。
  8. 根据权利要求1所述的制造方法，其中，所述衬底包括存储区和外围区；在所述衬底上形成第一介质层包括：
    在所述存储区和所述外围区上同时形成所述第一介质层。
  9. 根据权利要求8所述的制造方法，其中，在所述位线接触部的顶表面以及所述第一侧壁上形成位线插塞材料层之后，还包括：在所述外围区上形成第一栅极材料层。
  10. 根据权利要求9所述的制造方法，其中，在所述外围区上形成第一栅极材料层，包括：
    在所述衬底上形成氧化层，所述氧化层覆盖所述第一介质层；
    移除所述外围区上的所述第一介质层和所述氧化层；
    在所述外围区上形成第一栅极材料层；
    移除所述存储区上的所述氧化层。
  11. 根据权利要求1所述的制造方法，其中，移除部分所述位线插塞材料层和部分所述位线接触部之前，包括：
    在所述衬底上形成位线材料层，所述位线材料层与所述位线插塞材料层接触连接；在所述位线材料层上形成第二介质层；
    刻蚀所述第二介质层以形成位线盖层，刻蚀所述位线材料层以形成位线层。
  12. 根据权利要求11所述的制造方法，其中，移除部分所述位线插塞材料层和部分所述位线接触部，包括：
    将未被所述位线层覆盖的位线插塞材料层和位线接触部移除，形成位线插塞和位线接触区。
  13. 根据权利要求12所述的制造方法，其中，所述位线插塞和所述位线接触区的两侧具有空隙，所述空隙是移除部分所述位线插塞材料层和部分所述位线接触部形成的；
    所述制造方法还包括：在所述衬底上形成第三介质层，所述第三介质层填充所述空隙且覆盖所述位线层的侧表面以及所述位线盖层的上表面和侧表面。
  14. 一种半导体结构，包括：
    衬底，所述衬底包括有源区，所述有源区包括位线接触区，所述位线接触区具有侧表面以及与所述衬底的表面齐平的顶表面；
    字线以及掩埋所述字线的绝缘结构，设置在所述衬底内，所述位线接触区位于相邻的所述绝缘结构之间；
    第一介质层，位于所述衬底的所述表面上；
    位线插塞，位于所述第一介质层和所述绝缘结构内，所述位线插塞与所述位线接触区的所述顶表面及所述侧表面接触，且所述位线插塞的上表面与所述第一介质层的上表面齐平。
  15. 根据权利要求14所述的半导体结构，其中，所述位线插塞包括多晶硅。
  16. 根据权利要求14所述的半导体结构，其中，所述半导体结构还包括：位线层和设置在所述位线层上的位线盖层，所述位线层与所述位线插塞接触连接。
  17. 根据权利要求16所述的半导体结构，其中，所述位线层包括第一导电层以及设置于所述第一导电层上的第二导电层。
  18. 根据权利要求17所述的半导体结构，其中，所述第一导电层包括氮化钛层，所述第二导电层包括钨层。
  19. 根据权利要求16所述半导体结构，其中，所述衬底包括用于限定所述有源区的隔离结构；所述隔离结构与所述位线接触区之间、所述第一介质层与所述位线插塞之间设置有第三介质层。
  20. 根据权利要求19所述半导体结构，其中，所述第三介质层还覆盖所述位线层的侧表面以及所述位线盖层的上表面和侧表面。
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