CN217768377U

CN217768377U - 半导体元件

Info

Publication number: CN217768377U
Application number: CN202220634718.6U
Authority: CN
Inventors: 冯立伟; 张钦福
Original assignee: Fujian Jinhua Integrated Circuit Co Ltd
Current assignee: Fujian Jinhua Integrated Circuit Co Ltd
Priority date: 2022-03-22
Filing date: 2022-03-22
Publication date: 2022-11-08
Anticipated expiration: 2032-03-22

Abstract

本实用新型公开了一种半导体元件，包括衬底，包括第一有源区、第一隔离区、第二有源区以及第二隔离区沿着一第一方向连续排列。第一位线位在第一有源区上。第二位线位在第二隔离区上。存储节点接触结构位在第一位线和第二位线之间，并且与第二有源区的顶面、第一隔离区的侧壁以及第二隔离区的侧壁直接接触。本实用新型之存储节点接触结构与第二有源区的顶面之间可具有较大的接触面积，因此可降低接触电阻。

Description

半导体元件

技术领域

本实用新型涉及一种半导体元件，特别涉及一种包括存储节点接触结构的半导体元件。

背景技术

半导体元件应用非常广阔，其中动态随机存取存储器(dynamic random accessmemory， DRAM)属于一种挥发性存储器，包含由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各个存储单元是由一个晶体管(transistor)以及与所述晶体管电连接的一个电容(capacitor)构成，由所述晶体管控制所述电容中的电荷的存储或释放，来达到存储资料的目的。控制电路通过横跨阵列区并且与各个存储单元电连接的字线(word line，WL)与位线(bit line，BL)，可定址至各个存储单元来控制各个存储单元的资料的存取。

为了缩小存储单元的尺寸而制作出具备更高集密度的芯片，存储单元的结构已朝向三维(three-dimensional)发展，例如采用埋入式字线连接(buried wordline)以及堆叠式电容(stacked capacitor)。堆叠式电容是将存储单元的电容垂直位在衬底上方，可节省电容所占据的衬底面积，还可方便地通过增加电容的电极板的高度来获得更大的电容量。目前，堆叠式电容是通过存储节点接触结构(storage node contact structure)来与制作在衬底内的晶体管电连接。本领域仍需一种可提供良好电连接品质的存储节点接触结构，以确保半导体元件的效能。

实用新型内容

本实用新型目的之一在于提供一种半导体元件，其存储节点接触结构与衬底之间具有较大的接触面积，因此可降低接触电阻，提高半导体元件的效能。

本实用新型一实施例所提供的半导体元件，包括一衬底，包括一第一有源区、一第一隔离区、一第二有源区以及一第二隔离区沿着一第一方向连续排列。一第一位线，位在所述第一有源区上。一第二位线，位在所述第二隔离区上。一存储节点接触结构，位在所述第一位线和所述第二位线之间，并且与所述第二有源区的一顶面、所述第一隔离区的一侧壁，以及所述第二隔离区的一侧壁直接接触。

本实用新型另一实施例所提供的半导体元件，包括一衬底，包括一有源区，位于两个隔离结构之间。两个埋入式字线位在所述有源区中，将所述有源区区分成一个中间部以及两个端部。一位线，位在所述中间部上。一存储节点接触结构，位在所述端部上，其中所述存储节点接触结构包括一接触部以及一插塞部。所述接触部与所述端部的一顶面、所述埋入式字线的一侧壁和所述隔离结构的一侧壁直接接触。所述插塞部位于所述接触部上，且宽度大于所述接触部的宽度。

附图说明

所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图9所绘示为本实用新型一实施例之半导体元件于制造期间的不同阶段的示意图，其中图1和图4为平面图。图2a、图3a、图5a、图6a、图7a、图8a、图9a分别是沿着图1或图4的AA’切线的剖面图，图2b、图3b、图5b、图6b、图7b、图8b、图9b 分别是沿着图1或图4的BB’切线的剖面图。

图10所绘为本实用新型另一实施例之半导体元件的剖面结构示意图。

其中，附图标记说明如下：

10 衬底

12 有源区

14 隔离结构

16 绝缘层

16a 底面

21 第一绝缘层

22 第二绝缘层

32 介质层

42 存储节点接触结构

43 底角

44 底角

45 底角

102 导电层

104 绝缘盖层

106 闸极绝缘层

202 半导体层

204 金属层

206 硬遮罩层

12a 第一有源区

12a1 中间部

12a2 端部

12b 第二有源区

12b' 残留物

14a 第一隔离区

14b 第二隔离区

16a 底面

42a 接触部

42b 插塞部

42c 接触垫部

A1 面积

A2 面积

AA' 切线

BB' 切线

BC 凹槽

BL 位线

BL1 第一位线

BL2 第二位线

D1 方向

D2 方向

D3 方向

E1 蚀刻工艺

E2 蚀刻工艺

L1 阻障层

M1 金属层

R1 深凹槽

S1 半导体层

S1D 下部

S1T 上部

SC 存储节点接触洞

SP 间隙壁

SP1 第一间隙壁

SP2 第二间隙壁

W1 宽度

W2 宽度

WL 埋入式字线

具体实施方式

为使熟习本实用新型所属技术领域之一般技艺者能更进一步了解本实用新型，下文特列举本实用新型之较佳实施例，并配合所附图示，详细说明本实用新型的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本实用新型的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

图1至图9b所绘示为本实用新型一实施例之半导体元件于制造时的示意图，其中图 1和图4为平面图，图2a、图3a、图5a、图6a、图7a、图8a、图9a是大致上沿着图1 或图4的AA’切线的剖面图，图2b、图3b、图5b、图6b、图7b、图8b、图9b则是大致上沿着图1或图4的BB’切线的剖面图。为了简化图示，图1和图4的平面图省略了部分结构。

请参考图1和图2a、图2b，首先提供一衬底10，例如是硅衬底、磊晶硅衬底、硅锗衬底、碳化硅衬底或硅覆绝缘(silicon-on-insulator，SOI)衬底，但不限于此。接着，在衬底10中形成隔离结构14，并且由隔离结构14在衬底10中定义出多个互相平行的有源区12。隔离结构14包括电介质材料，例如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氮掺杂碳化硅(NDC)、低介电常数(low-k)电介质材料例如氟硅玻璃(fluorinatedsilica glass，FSG)、碳硅氧化物(SiCOH)、旋涂硅玻璃(spin-on glass)、多孔性低介电常数电介质材料(porous low-k dielectric material)、有机高分子电介质材料，或者上述材料之组合，但不限于此。有源区12分别具有沿着方向D1延伸的长度，并且沿着方向D2和方向D3排列成阵列，其中方向D2和方向D3互相垂直，方向D1不同于方向D2和方向D3。根据本实用新型一些实施例，方向D1与方向D3之间的夹角可介于30 度至75度之间。根据本实用新型一些实施例，可在各有源区12的上半部形成重掺杂区(图未示)，用于与后续制作的位线接触和存储节点接触结构形成欧姆接触。在其他实施例中，也可选择分别在形成位线接触的凹槽(如图3a、图3b所示的凹槽BC)后和存储节点接触洞(如图8a、图8b的存储节点接触洞SC和深凹槽R1)后，于显露出来的有源区12 中形成重掺杂区。

形成隔离结构14和有源区12后，接着可选择性在衬底10上形成一绝缘层16，然后形成多条穿过绝缘层16并延伸至衬底10中，且切过隔离结构14和有源区12的字线沟槽 (图未示)，再于字线沟槽中形成埋入式字线WL。埋入式字线WL分别沿着方向D2延伸，并且沿着方向D3平行排列。埋入式字线WL可包括位于字线沟槽下部的导电层102、位于字线沟槽上部的绝缘盖层104，位在衬底10和导电层102、绝缘盖层104之间的闸极绝缘层106。导电层102可包括金属材料，例如钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽 (Ta)、功函数金属等金属材料，或前述金属材料之化合物、合金和/或复合层，但不限于此。绝缘层16、绝缘盖层104和闸极绝缘层106分别可包括电介质材料，例如氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、高介电(high-k)常数电介质材料，或者上述材料之组合，但不限于此。根据本实用新型一些实施例，绝缘层16和绝缘盖层 104可包括相同材料，例如氮化硅(SiN)。如图1和图2a、图2b所示，各个有源区12被两条埋入式字线WL切过而区分成一个中间部12a1和两个端部12a2。为了可更清楚描述本实用新型特征，本文特别将AA’切线所切过的有源区12和隔离结构14的部分定义为第一有源区12a、第一隔离区14a、第二有源区12b和第二隔离区14b，并且标示于图1和图 2a中。与图1对照着看，应可清楚理解图2b所标示的第一有源区12a和第二有源区12b 分别是两个相邻的有源区12的中间部和端部。

请参考图3a、图3b。接着可在衬底10上形成一遮罩层(图未示)，其可包括多个分别显露出各个有源区12的中间部12a1的开口，然后再通过开口对衬底10进行蚀刻工艺，以将各个有源区12的中间部12a1蚀刻凹陷低于两侧的端部12a2，而于各个有源区12的中间部12a1的位置处形成凹槽BC。如图3a所示，凹槽BC大致上位在第一有源区12a (为中间部)的上方，且第一有源区12a的顶面被凹陷至低于第二有源区12b的顶面。第一隔离区14a的一部分也会在蚀刻工艺中被移除而构成凹槽BC的一部分，因此第一隔离区14a的部分顶面会低于第二隔离区14b的顶面。

请参考图4和图5a、图5b。移除遮罩层后，接着可进行多次的沉积制作工艺，依序在衬底10上形成半导体层202、金属层204和硬遮罩层206，然后进行图案化工艺(例如微影暨蚀刻)以移除半导体层202、金属层204和硬遮罩层206多余的部分，从而在衬底10上形成多条位线BL。位线BL分别沿着方向D3延伸，并且沿着方向D2平行排列。位线BL通过凹槽BC的部分(或称为位线接触)会与有源区12的中间部12a1直接接触并电连接。位线BL的其他部分则由绝缘层16而与有源区12分隔开并且电性隔离。位线BL 的半导体层202的材料可包括多晶硅、非晶硅或其他合适的半导体材料。金属层204的材料可包括铝(Al)、钨(W)、铜(Cu)、钛铝(TiAl)合金或其他适合之低电阻金属材料。硬遮罩层206可包括电介质材料，例如可包括氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅 (SiON)、氮碳化硅(SiCN)，或者上述材料之组合，但不限于此。在一些实施例中，半导体层202与金属层204之间可包括一介面层(图未示)，例如是由钛(Ti)、钨硅化物(WSi)、氮化钨(WN)，及/或其他金属硅化物或金属氮化物所构成的单层或多层结构层，但不限于此。为了可更清楚描述本实用新型特征，本文特别将图5a中位于第一有源区12a上的位线BL定义为第一位线BL1，位于第二隔离区14b上的位线BL定义为第二位线BL2。

请参考图6a、图6b。接着可进行沉积以及蚀刻制作工艺，在各个位线BL的侧壁上形成间隙壁SP，并使间隙壁SP填满凹槽BC。根据本实用新型一些实施例，间隙壁SP可以包括多层结构，例如可包括第一绝缘层21和第二绝缘层22，其中第一绝缘层21沿着位线BL的侧壁和凹槽BC的表面覆盖，第二绝缘层22位于第一绝缘层21上并且填满凹槽 BC剩余的空间。第一绝缘层21和第二绝缘层22分别可包括电介质材料，例如可包括氧化硅、氮化硅、氮氧化硅、氮碳化硅，或者上述材料之组合，但不限于此。根据本实用新型一实施例，第一绝缘层21可包括氮化硅，第二绝缘层22可包括氧化硅。为了可更清楚描述本实用新型特征，本文特别将图6a中位于第一位线BL1的侧壁上的间隙壁SP定义为第一间隙壁SP1，位于第二位线BL2的侧壁上的间隙壁SP定义为第二间隙壁SP2。

请参考图7a、图7b。接着可进行沉积制作工艺，于衬底10上形成介质层32填满位线BL之间的间隙，然后进行蚀刻工艺E1(例如干蚀刻工艺)，移除部分介质层32及部分绝缘层16，形成位于位线BL之间并且穿过介质层32和绝缘层16以显露出有源区12表面的存储节点接触洞SC。根据本实用新型一些实施例，蚀刻工艺可使用含氟(F)气体作为蚀刻剂，例如四氟甲烷(CF₄)、三氟甲烷(CHF₃)、二氟甲烷(C₂F₂)，或前述之组合，但不限于此。如图7a所示，第一隔离区14a和第二有源区12b的部分顶面自存储节点接触洞SC底部显露出来。根据本实用新型一些实施例，第二有源区12b自存储节点接触洞 SC显露出来的顶面可具有面积A1。如图7b所示，有源区12的两个端部12a2分别自不同的存储节点接触洞SC显露出来。

请参考图8a、图8b。接着，可进行另一蚀刻工艺E2(例如湿蚀刻工艺)，通过存储节点接触洞SC蚀刻有源区12显露出来的部分，而于各个存储节点接触洞SC的下方形成一深凹槽R1。蚀刻工艺E2需使用对衬底10的材料具有蚀刻选择性的蚀刻剂，例如当衬底10是硅衬底时，蚀刻工艺E2的蚀刻剂可包括氨水(ammonium hydroxide，NH₄OH)、氢氧化钾(potassium hydroxide，KOH)、氢氟酸(hydrofluoric acid，HF)、氢氧化四甲铵(Tetramethylammonium Hydroxide，TMAH)，硝酸(HNO₃)，或者前述之组合，但不限于此。如图8a所示，沿着AA’切线来看，深凹槽R1与存储节点接触洞SC在垂直方向上可包括一错位，两者并不对齐。位于第一位线BL1和第二位线BL2之间的深凹槽R1可延伸至第二间隙壁SP2的正向方，同时显露出第二有源区12b的顶面、第一隔离区14a的侧壁以及第二隔离区14b的侧壁。在一些实施例中，第二有源区12b显露出来的顶面可具有面积A2，且面积A2可大于或等于面积A1。在一些实施例中，深凹槽R1和绝缘层16的底面16a之间可包括有源区12的残留物12b’。如图8b所示，沿着BB’切线来看，深凹槽 R1与存储节点接触洞SC在垂直方向上可大致上对齐。位于中间部12a1两侧的埋入式字线WL的侧壁(例如闸极绝缘层106或绝缘盖层104的部分)可分别自深凹槽R1显露出来。

值得注意的是，由于深凹槽R1是选择性移除有源区12显露出来的部分而形成，因此深凹槽R1的宽度主要是由有源区12的端部12a2的宽度来决定。在一些实施例中，存储节点接触洞SC与深凹槽R1可具有不同宽度，例如请参考图8b，存储节点接触洞SC可具有宽度W1，深凹槽R1可具有宽度W2，其中宽度W2可小于宽度W1。

也值得注意的是，图8a示出的第二有源区12b(或图8b示出的端部12a2)自深凹槽R1显露出来的顶面为平面仅为举例，在其他实施例中可选择蚀刻工艺E2的蚀刻剂的种类，使第二有源区12b(或端部12a2)的顶面为凹面、凸面、斜面，或夹角面，但不限于此。在一些实施例中，可选择合适的蚀刻剂并调整深凹槽R1的深度，使面积A2大于面积A1。

请参考图9a、图9b。接着可进行外延成长工艺及/或沉积制作工艺，形成半导体层S1 填满深凹槽R1以及存储节点接触洞SC的下部，然后形成阻障层L1覆盖住半导体层S1 的顶面和间隙壁SP及位线BL的顶面，再形成金属层M1全面性地覆盖位线BL并且填满存储节点接触洞SC剩余的空间。接着，进行凹陷制作工艺，移除存储节点接触洞SC以外部分金属层M1和阻障层L1，获得分别填充在存储节点接触洞SC和深凹槽R1内且与有源区12的端12a2直接接触并电连接的存储节点接触结构42。详细来说，存储节点接触结构42可包括三个部分，分别是位于深凹槽R1中并且与有源区12的端12a2直接接触的接触部42a，位于存储节点接触洞SC中的插塞部42b，以及位于存储节点接触洞SC以外的接触垫部42c。接触部42a主要是由半导体层S1构成，插塞部42b是由半导体层S1和金属层M1共同构成，接触垫部42c主要是由金属层M1构成。半导体层S1的材料可包括单晶硅、多晶硅、非晶硅或其他合适的半导体材料。金属层M1的材料可包括钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)，或前述金属材料之化合物、合金，及/或复合层，但不限于此。接触部42a和插塞部42b的形状、尺寸和位置分别是由深凹槽R1和存储节点接触洞SC决定。接触部42a和插塞部42b分别可具有宽度W2和宽度W1。在一些实施例中，宽度W2可小于宽度W1。如图9a所示，接触部42a与插塞部42b在垂直方向上可包括一错位，两者并不对齐。接触部42a可往其中一位线BL的方向偏移，与插塞部42b 之间具有错位。如前所述，接触部42a与端部12a2之间的接触面的形状可以是凹面、凸面、斜面，或夹角面，但不限于此。

制程至此，即完成本实用新型的半导体元件。如图9a所示，本实用新型的半导体元件可包括衬底10，其包括第一有源区12a、第一隔离区14a、第二有源区12b以及第二隔离区14b沿着第一方向(即AA’切线的方向)连续排列。第一位线BL1位在第一有源区 12a上，与第一有源区12a直接接触并电连接。第二位线BL2位在第二隔离区14b上，并且与第二隔离区14b由绝缘层16区隔开，不直接接触。存储节点接触结构42位于第一位线BL1和第二位线BL2之间，并且与第二有源区12b的顶面、第一隔离区14a的侧壁和第二隔离区14b的侧壁直接接触。

在一些实施例中，第一有源区12a的顶面可被凹陷至低于第二有源区12b的顶面。存储节点接触结构42底面高于第一位线BL1的底面，并且低于第二位线BL2的底面。第一隔离区14a的一部分在形成凹槽BC时被移除，因而顶面低于第二隔离区14b的顶面。

在一些实施例中，由于存储节点接触洞SC和深凹槽R1之间的错位，使得存储节点接触结构42的底部处可包括一阶梯状轮廓。

在一些实施例中，第一位线BL1和第二位线BL2的侧壁上分别可设有第一间隙壁SP1 和第二间隙壁SP2，以实现存储节点接触结构42与第一位线BL1和第二位线BL2之间的电性隔离。存储节点接触结构42的阶梯状轮廓则可包括位于第一间隙壁SP1上的底角43，以及位于第二间隙壁SP2(或绝缘层16)正下方的一侧向延伸部分。

在一些实施例中，存储节点接触结构42、绝缘层16以及第二隔离区14b之间可包括在蚀刻工艺E2后留下的有源区12的残留物12b’。

在一些实施例中，存储节点接触结构42可包括位于下半部且与第二有源区12b的顶面、第一隔离区14a的侧壁和第二隔离区14b的侧壁直接接触的半导体层S1，以及位于上半部(位于半导体层S1上)的金属层M1。

从另一面来看，如图9b所示，本实用新型的半导体元件可包括衬底10，其包括隔离结构14以及位于隔离结构14之间的有源区12。两个埋入式字线WL位在有源区12中，将有源区12区分成一个中间部12a1以及两个端部12a2。一位线BL位在有源区12的中间部12a1上，与有源区12的中间部12a1直接接触并电连接。存储节点接触结构42分别位在有源区12的端部12a2上，并且包括一接触部42a以及位于接触部42a上的一插塞部 42b，其中接触部42a与端部12a2的顶面、埋入式字线WL的侧壁和隔离结构14的侧壁直接接触，插塞部42b的宽度W2大于接触部42a的宽度W1。

在一些实施例中，接触部42a和插塞部42b之间可包括一阶梯状轮廓。插塞部42b的一底角44可位于埋入式字线WL上，另一底角45可位于隔离结构14上。

在一些实施例中，半导体元件还包括一间隙壁SP位于位线BL的侧壁上，并且电性隔离存储节点接触结构42与位线BL。

在一些实施例中，中间部12a1的顶面可被凹陷至低于端部12a2的顶面。存储节点接触结构42的底面可高于位线BL的底面并且低于埋入式字线WL的顶面。

在一些实施例中，存储节点接触结构42的接触部42a及插塞部42b的下半部是由一半导体层S1构成，插塞部42b的上半部是由一金属层M1构成。

请参考图10，所绘示为本实用新型另一实施例之半导体元件的剖面结构示意图，其与图9a、图9b所示半导体元件的结构大致上相同，均包括衬底10、有源区12、隔离结构14、埋入式字线WL、位线BL、存储节点接触结构42等结构。图10与图9a、图9b之半导体元件的主要差异在于，图10之半导体元件在制作深凹槽R1时，可调整蚀刻工艺E2，例如调整蚀刻工艺E2的侧向蚀刻率或蚀刻时间，以完全移除深凹槽R1和绝缘层16的底面16a之间的残留物12b’。因此，图10之半导体元件的存储节点接触结构42可直接接触绝缘层16的底面16a。在一些实施例中，半导体层S1可区分成填满深凹槽R1的下部S1D 以及位于下部S1D和金属层M1之间的上部S1T，其中下部S1D可以是利用外延成长工艺所形成的外延半导体层，上部S1T可以是利用沉积制作工艺所形成的沉积半导体层。在一些实施例中，下部S1D和上部S1T可包括不同材料。举例来说，下部S1D可包括单晶硅，上部S1T可包括多晶硅。优选者，可进行外延长至下部S1D的顶面高于绝缘层16的底面16a之后，再进行沉积制作工艺制作上部S1T。

习知技术制作存储节点接触结构的方法，通常是在形成存储节点接触洞后，就紧接着填入存储节点接触结构的材料。然而，若发生存储节点接触洞蚀刻深度不足、位置偏移，或者存储节点接触洞底部形状异常时，常造成有源区显露出来的面积不足，导致存储节点接触结构的接触电阻异常升高。本实用新型提供之半导体元件，特别在形成存储节点接触洞之后，进行一选择性的蚀刻工艺(即图8a、图8b步骤的蚀刻工艺E2)，以进一步凹陷有源区，并且扩大有源区暴露出来的面积(例如由面积A1扩大为面积A2)。因此，后续制作的存储节点接触结构与有源区之间可具有较大的接触面积和较低的接触电阻，达到改善半导体元件的效能的目的。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims

1.一种半导体元件，其特征在于，包括：

一衬底，包括一第一有源区、一第一隔离区、一第二有源区以及一第二隔离区沿着一第一方向连续排列；

一第一位线，位在所述第一有源区上，且与所述第一有源区直接接触；

一第二位线，位在所述第二隔离区上；

一绝缘层，位于所述第二位线与所述第二隔离区之间，以隔离开所述第二位线与所述第二隔离区；以及

一存储节点接触结构，位在所述第一位线和所述第二位线之间，并且与所述第二有源区的一顶面、所述第一隔离区的一侧壁，以及所述第二隔离区的一侧壁直接接触。

2.如权利要求1所述的半导体元件，其特征在于，所述存储节点接触结构的底部包括一阶梯状轮廓。

3.如权利要求1所述的半导体元件，其特征在于，还包括：

一第一间隙壁，位在所述第一位线的一侧壁上，并且电性隔离所述存储节点接触结构与所述第一位线；以及

一第二间隙壁，位在所述第二位线的一侧壁上，并且电性隔离所述存储节点接触结构与所述第二位线。

4.如权利要求3所述的半导体元件，其特征在于，所述存储节点接触结构的一底角位于所述第一间隙壁上。

5.如权利要求3所述的半导体元件，其特征在于，所述存储节点接触结构的一部分位于所述第二间隙壁的正下方。

6.如权利要求1所述的半导体元件，其特征在于，所述存储节点接触结构与所述绝缘层的一底面直接接触。

7.如权利要求1所述的半导体元件，其特征在于，所述存储节点接触结构和所述绝缘层以及所述第二隔离区之间包括所述第二有源区的一残留部分。

8.如权利要求1所述的半导体元件，其特征在于，所述第一有源区的一顶面低于所述第二有源区的所述顶面。

9.如权利要求1所述的半导体元件，其特征在于，所述第一隔离区的一顶面低于所述第二隔离区的一顶面。

10.如权利要求1所述的半导体元件，其特征在于，所述存储节点接触结构包括：

一半导体层，与所述第二有源区的所述顶面、所述第一隔离区的所述侧壁，以及所述第二隔离区的所述侧壁直接接触；以及

一金属层，位于所述半导体层上。

11.如权利要求10所述的半导体元件，其特征在于，所述半导体层包括：

一下部，包括一外延半导体层，其中所述下部的顶面高于所述绝缘层的底面；以及

一上部，位于所述下部与所述金属层之间，并且包括一沉积半导体层。

12.一种半导体元件，其特征在于，包括：

一衬底，包括一有源区，位于两个隔离结构之间；

两个埋入式字线位在所述有源区中，将所述有源区区分成一个中间部以及两个端部；

一位线，位在所述中间部上；

一存储节点接触结构，位在所述端部上，其中所述存储节点接触结构包括：

一接触部，与所述端部的一顶面、所述埋入式字线的一侧壁和所述隔离结构的一侧壁直接接触；以及

一插塞部，位于所述接触部上，其中所述插塞部的宽度大于所述接触部的宽度。

13.如权利要求12所述的半导体元件，其特征在于，所述插塞部的一底角位于所述埋入式字线上。

14.如权利要求13所述的半导体元件，其特征在于，所述插塞部的另一底角位于所述隔离结构上。

15.如权利要求12所述的半导体元件，其特征在于，所述接触部与所述插塞部之间包括一阶梯状轮廓。

16.如权利要求12所述的半导体元件，其特征在于，还包括一间隙壁，位于所述位线的一侧壁上，并且电性隔离所述存储节点接触结构与所述位线。

17.如权利要求12所述的半导体元件，其特征在于，所述中间部的一顶面低于所述端部的所述顶面。

18.如权利要求12所述的半导体元件，其特征在于，所述接触部及所述插塞部的下半部是由一半导体层构成，所述插塞部的上半部是由一金属层构成。

19.如权利要求18所述的半导体元件，其特征在于，所述半导体层包括：

一下部，包括一外延半导体层；以及

一上部，位于所述下部与所述金属层之间，包括一沉积半导体层。