CN105390542B - 具有旁路栅极的半导体器件及其制备方法 - Google Patents
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Abstract
一种减轻栅极诱导漏极泄露(GIDL)的半导体器件，该半导体器件具有有单个栅电极的旁路栅极以及有下部栅电极和上部栅电极的主栅极。在上部栅电极与储存节点结区设置在同一水平时，有助于减轻GIDL的附加因素包括：上部栅电极具有比下部栅电极低的功函数，以及下部栅电极置于储存节点结区之下。
Description
相关申请的交叉引用
要求于2014年8月21日提交的第10-2014-0109102号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
本公开的实施例涉及一种半导体器件及其制备方法，更具体地，涉及一种具有旁路栅极的半导体器件及其制备方法，该半导体器件防止单元晶体管的特性被旁路栅极效应劣化。
背景技术
为了提高半导体器件的集成度，减小单元晶体管的尺寸。更具体地，随着半导体器件被开发以实现更高水平的集成，优选的单元布局正从8F2结构改变为6F2结构。
随着半导体器件的集成度提高，耦接到单元晶体管的栅极(字线)与耦接到单元晶体管的位线之间的距离减小。结果，位线和栅极之间的寄生电容会增大，以致半导体器件的操作可靠性劣化。为了提高高度集成的半导体器件的操作可靠性，已经提出了其中栅极被掩埋在半导体衬底之内的埋栅结构。传统的埋栅结构可以包括在具有6F2布局的半导体器件之内，且可以包括金属膜作为栅电极。
然而，在传统的埋栅结构中，埋栅电极的一部分与和埋栅相邻的结区设置在同一水平。这导致在埋栅电极与结区位于同一水平的位置处发生栅诱导漏极泄露(GIDL)。更具体地，当半导体器件的单元阵列的栅极是线型栅时，置于器件隔离膜中且与有源区相邻的埋栅的部分(被称作旁路栅极)存在于传统器件中。旁路栅极可以加剧GIDL的发生。GIDL将储存在单元阵列中的电荷放电，从而使半导体器件的保持特性劣化。
发明内容
本公开的各种实施例在于提供一种具有旁路栅极的半导体器件及其制备方法，其基本上消除由于相关领域的限制和缺点而导致的一个或更多个问题。
本公开的实施例涉及一种被配置为通过减小由旁路栅极导致的栅极诱导漏极泄露(GIDL)来防止单元晶体管的劣化的半导体器件。
根据本发明的一个方面，半导体器件包括：器件隔离膜，限定有源区；主栅极，具有掩埋在有源区中的第一栅电极和第二栅电极；以及旁路栅极，具有掩埋在器件隔离膜中的单个栅电极。
根据本发明的一个方面，半导体器件包括：器件隔离膜，限定有源区；第一栅电极，掩埋在有源区和器件隔离膜中；以及第二栅电极，位于第一栅电极的掩埋在有源区中的部分之上，且未置于第一栅电极的掩埋在相邻的有源区之间的器件隔离膜中的部分之上。
根据本发明的一个方面，半导体器件包括：器件隔离膜，限定有源区；主栅极，具有安置在第一沟槽中的第一栅电极和第二栅电极，第二栅电极安置于第一栅电极之上并具有安置于第一沟槽之内的上表面；旁路栅极，具有安置在第二沟槽中的第三栅电极，第三栅电极具有安置于第二沟槽之内的上表面；以及电介质膜，具有第一部分和第二部分，第一部分延伸进入第一沟槽且具有临近第二栅电极的上表面的下端，第二部分延伸进入第二沟槽且具有临近第三栅电极的上表面的下端，其中，第二部分的下端位于比第一部分的下端低的水平。
根据本发明的一个方面，用于形成半导体器件的方法包括：形成限定有源区的器件隔离膜；通过刻蚀有源区和器件隔离膜来形成栅极沟槽；在栅极沟槽中形成第一栅电极；在第一栅电极之上形成第二栅电极；选择性地刻蚀第二栅电极的在旁路栅极区中的部分；以及在第二栅电极和第一栅电极之上形成覆盖膜，以覆盖第一栅极的通过选择性刻蚀暴露的部分。
将理解的是，对实施例的前述的总体描述和下面的详细描述都是示例性的和解释性的。
附图说明
图1A是图示根据实施例的半导体器件的平面图。
图1B是图示沿着图1A的A-A′线截取的半导体器件的截面图。
图2A到图8A是图示形成图1A中示出的半导体器件的方法的平面图。
图2B到图8B是分别沿着图2A到图8A的A-A′线截取的截面图。
具体实施方式
现在将详细地参照特定实施例，附图中图示了特定实施例的示例。在说明书中描述的和在附图中示出的实施例仅仅是说明性的，且不意在代表本公开的全部范围，从而在本公开的范围内可以做出各种等价和修改。
图1A是图示根据实施例的半导体器件的平面图。图1B是图示沿着图1A的A-A′线截取的半导体器件的截面图。
参见图1A和1B，由器件隔离膜110限定的有源区120可以形成在半导体衬底100之上。每个有源区120可以横跨两个栅极130，且可以由两个栅极130分为三个区域。即，每个有源区120分为置于两个栅极130之间的位线接触区以及位于位线接触区的侧面的两个储存节点接触区。换言之，对于每个有源区，根据实施方式，有源区的中央部分可以是位线接触区，有源区的端部可以是储存节点接触区。在有源区120中，位线结区140b形成在位线接触区中，储存节点结区140s形成在储存节点接触区中。
栅极130可以是掩埋在穿过有源区120和器件隔离膜110的沟槽中的埋栅。在这样的实施例中，掩埋在有源区120中的埋栅的部分是主栅极130M，掩埋在相邻的储存节点结区140s之间的隔离膜110中的埋栅的部分是旁路栅极130P。在图1A中示出的实施例中，旁路栅极130P置于由虚线圆圈标记的区域。如图1A中所见，旁路栅极130P位于相邻的有源区120的相对端之间。相邻的有源区120布置成横跨栅极130的直线。
尽管上面将主栅极130M和旁路栅极130P都描述成是栅极130的部分，但主栅极130M和旁路栅极130P具有不同的结构。虽然主栅极130M和旁路栅极130P可以共享相连的第一栅电极130a，但主栅极130P还可以包括未置于旁路栅极的第一栅电极130a之上的第二栅电极130b。换言之，虽然主栅极130M具有两个栅电极，但旁路栅极130P仅具有单个栅电极。第一栅电极130a可以被称作下部栅电极130a，而第二栅电极130b可以被称作上部栅电极130b。在实施例中，第一栅电极130a材料具有与第二栅电极130b不同的功函数。此外，第一栅电极130a的置于旁路栅极130P处的部分可以具有比第一栅电极130a的置于主栅极130M处的部分大的深度。在实施例中，主栅极130M包括具有高功函数的第一栅电极130a及具有比第一栅电极130a更低的功函数的第二栅电极130b。在这样的实施例中，第一栅电极130a可以置于不接触结区140s的区域中，第二栅电极130b可以形成在接触结区140s的区域中。更具体地，第一栅电极130a可以置于比储存节点结区140s低的水平(例如，第一栅电极130a的上表面位于比储存节点结区140s的下表面低的水平)，而第二栅电极130b的至少一部分可以与储存节点结区140s设置在同一水平。换言之，第二栅电极130b的一部分可以与储存节点结区140s重叠，而第一栅电极130a没有与储存节点结区140s重叠的部分。这些特征(旁路栅极130P不具有上部第二栅电极130b，以及第一栅电极130a具有比第二栅电极130b高的功函数)中的每个有助于减轻GIDL同时保持良好的器件性能。
在实施例中，第一栅电极130a包括金属材料，例如，钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)等。第二栅电极130b可以包括诸如N+多晶硅的功函数比第一栅电极130a低的传导层。可选择地，可以通过将氮(N)、氧(O)、砷(As)、铝(Al)和氢(H)离子中的至少一种注入到用来形成第一栅电极130a的传导膜中来形成第二栅电极130b。
此外，根据实施例，其中掩埋有栅极130的栅极沟槽可以具有鳍状结构，在该鳍状结构中，有源区120比器件隔离膜110突出得多。换言之，穿过器件隔离膜110的旁路栅极130P的深度比穿过有源区120的主栅极130M的深度大。因此，对于主栅极区和旁路栅极区来讲，用于栅极130的沟槽具有不同的深度。
用于隔离栅极130的覆盖膜160形成在埋栅之上。限定用于栅极130的沟槽的垫绝缘膜图案150以及覆盖膜160形成在有源区120和器件隔离膜110之上。
图2A到图8A是图示形成图1A中示出的半导体器件的方法的平面图。图2B到图8B是分别沿着图2A到图8A的A-A′线截取的截面图。
参见图2A和图2B，在半导体衬底200之上形成垫氧化物膜(未示出)和垫氮化物膜(未示出)，并在垫氮化物膜之上形成限定有源区202的硬掩膜图案(未示出)。为了形成硬掩膜图案，在使用间隔图案技术(Spacer Pattern Technology，SPT)工艺形成线型图案之后，使用刻版掩膜(cut mask)以与有源区的长度相对应的预定长度为单位来刻蚀线型图案。可以将有源区202形成为倾斜地横跨在后续工艺中形成的栅极。在实施例中，栅极是字线。
接下来，使用硬掩膜图案作为刻蚀掩膜来顺序地刻蚀垫氮化物膜、垫氧化物膜和半导体衬底200，产生限定有源区202的器件隔离沟槽。在这种情况下，刻蚀工艺可以是干法刻蚀工艺。
接下来，在器件隔离沟槽的侧壁形成侧壁绝缘膜(未示出)。侧壁绝缘膜可以包括壁氧化物膜，且可以或者通过在沟槽侧壁沉积氧化物膜或者通过干法或湿法刻蚀方法形成在侧壁之上。
接下来，在用器件隔离绝缘膜填充器件隔离沟槽之后，刻蚀器件隔离绝缘膜直到有源区202暴露，从而形成限定有源区202的器件隔离膜204。在各种实施例中，器件隔离膜204可以包括具有优异的间隙填充特性的旋涂电介质(SOD)材料或高密度等离子体(HDP)氧化物膜。可选择地，器件隔离膜204可以是氮化物膜或者氧化物膜和氮化物膜的层叠结构。
接下来，将杂质注入有源区202中，从而形成结区206。
参见图3A和图3B，在有源区202和器件隔离膜204之上形成垫绝缘膜(未示出)，并在垫绝缘膜之上形成限定栅极区的光刻胶图案(未示出)。接下来，使用光刻胶图案作为刻蚀掩膜来刻蚀垫绝缘膜，从而形成垫绝缘膜图案208。使用垫绝缘膜图案208作为刻蚀掩膜来刻蚀有源区202和器件隔离膜204，从而形成用于埋栅的栅极沟槽。
栅极沟槽可以是基本上线性或线型的沟槽。同时刻蚀有源区202和器件隔离膜204以形成线形沟槽。在实施例中，由于有源区202和器件隔离膜204之间的刻蚀选择性，器件隔离膜204比有源区202刻蚀得深。因此，栅极沟槽可以具有其中有源区202比器件隔离膜204在栅极沟槽中突出得多的鳍状结构。
接下来，可以通过氧化工艺将栅极沟槽的底表面和侧壁氧化，或者可以通过沉积工艺沉积氧化物膜，从而形成栅绝缘膜(未示出)。
在栅极沟槽中沉积传导膜210直到填满栅极沟槽。平坦化传导膜210直到垫绝缘膜图案208暴露。在实施例中，可以通过化学机械平坦化(CMP)工艺来完成平坦化。接下来，回刻蚀传导膜210并清洗传导膜210，从而形成第一埋栅电极210a和210b。在各种实施例中，传导膜210可以包括诸如钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)等的金属材料。
例如，可以在栅极沟槽中共形地沉积薄的氮化钛(TiN)膜或氮化钽(TaN)膜，然后可以在金属氮化物膜之上沉积钨(W)膜直到填满沟槽。在其他实施例中，通过层叠氮化钛(TiN)膜和氮化钽(TaN)膜来形成金属膜，或者顺序地沉积氮化钛(TiN)膜、氮化钽(TaN)膜和钨(W)膜，产生第一埋栅电极。
参见图4A和图4B，在第一埋栅电极210a和210b之上沉积第二栅传导膜212直到栅极沟槽被填满，然后平坦化第二栅传导膜212。接下来，回刻蚀被平坦化的第二栅传导膜212，从而在第一埋栅电极210a和210b之上形成第二埋栅电极212a和212b。
第二栅传导膜212可以由具有比第一栅传导膜低的功函数的传导材料形成。在实施例中，第二栅传导膜212包括N+多晶硅。
可选择地，可以通过将氮(N)、氧(O)、砷(As)、铝(Al)和氢(H)离子中的至少一种注入到第一埋栅电极210a和210b的上部中来形成第二埋栅电极212a和212b。例如，可以在栅极沟槽中沉积第一栅传导膜，平坦化第一栅传导膜，并将第一栅传导膜回刻蚀至如图4B中所示的第二埋栅电极212a和212b的高度。接下来，可以将氮(N)离子注入到埋栅电极的上部中，从而在没有掺杂氮离子的第一栅电极210a和210b之上形成掺杂有氮离子的第二栅电极212a和212b。
在另一个实施例中，在第一埋栅电极210a和210b的上部形成阻挡膜。在这样的实施例中，将氮离子注入到第一埋栅电极210a和210b的上部中，从而形成阻挡膜。这样的阻挡膜减小第一埋栅电极210a和210b与后续形成在第一埋栅电极210a和210b之上的第二埋栅电极212a和212b之间的接触电阻。
参见图5A和5B，在第二埋栅电极212a和212b以及垫绝缘膜图案208之上沉积绝缘膜214直到填满栅极沟槽，然后平坦化绝缘膜214。绝缘膜214可以包括通过旋涂电介质(SOD)或高密度等离子体(HDP)工艺沉积的氧化物膜。
参见图6A和6B，在绝缘膜214之上形成具有在旁路栅极区之上开口的旁路栅极开口掩膜图案216。旁路栅极开口掩膜图案216可以是孔型掩膜图案。在实施例中，对照图2A所解释的已经用来形成限定有源区202的硬掩膜图案的刻版掩膜可以用作掩膜以形成旁路栅极开口掩膜图案216。
参见图7A和7B，通过使用旁路栅极开口掩膜图案216作为刻蚀掩膜的刻蚀工艺来去除旁路栅极区的绝缘膜214及第二埋栅电极212b。
参见图8A和8B，去除绝缘膜214的剩余部分及旁路栅极开口掩膜图案216，并在第一埋栅电极210b和第二埋栅电极212a之上形成覆盖膜218以填充栅极沟槽。覆盖膜218可以形成为使埋栅绝缘并保护埋栅，且可以包括氮化物膜或氧化物膜。在实施例中，覆盖膜218包括氮化物膜和氧化物膜的层叠结构。
从上面的描述明显的是，本公开的实施例可以减小由旁路栅极导致的GIDL以防止单元晶体管的特性劣化，从而可以延长数据保持时间，并且也可以提高封装完成之后获得的可靠性。
本领域技术人员将理解的是，在不背离这些实施例的主旨和特性的情况下，可以以除这里阐述的方式之外的其他方法来实施本公开的实施例。因此，上面的实施例将被解释为在所有方面都是说明性的而非限制性的。例如，可以以除6F2结构之外的布局配置(例如，4F2结构)来实施实施例。
可对具体描述的实施例进行各种替换和等价。实施例不受此处描述的沉积类型、刻蚀抛光以及图案化步骤的限制。本公开也不限于任何特定类型的半导体器件。例如，可以在动态随机存取存储(DRAM)器件或非易失性存储器件中实施实施例。其他增加、减少或修改鉴于本公开是明显的，且意在落入所附权利要求书的范围之内。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
器件隔离膜，限定有源区；
主栅极，具有掩埋在所述有源区中的第一栅电极和第二栅电极；以及
旁路栅极，具有掩埋在所述器件隔离膜中的单个栅电极。
技术方案2.根据技术方案1所述的半导体器件，其中，所述第一栅电极安置于所述第二栅电极之下，以及
其中，所述第一栅电极具有第一功函数，所述第二栅电极具有第二功函数，所述第二功函数比所述第一功函数低。
技术方案3.根据技术方案2所述的半导体器件，其中，所述第一栅电极置于比所述有源区的结区低的水平。
技术方案4.根据技术方案2所述的半导体器件，其中，所述第二栅电极与所述有源区的结区形成在基本相同的水平。
技术方案5.根据技术方案2所述的半导体器件，其中，所述旁路栅极和所述主栅极都置于同一线型栅极沟槽中。
技术方案6.根据技术方案2所述的半导体器件，其中，所述旁路栅极位于相邻的储存节点结区之间。
技术方案7.根据技术方案6所述的半导体器件，其中，所述旁路栅极置于所述储存节点结区之下。
技术方案8.根据技术方案2所述的半导体器件，其中，所述第二栅电极包括注入到所述第一栅电极的传导材料中的氮、氧、砷、铝和氢离子中的一种或更多种。
技术方案9.一种半导体器件，包括：
器件隔离膜，限定有源区；
第一栅电极，掩埋在所述有源区和所述器件隔离膜中；以及
第二栅电极，位于所述第一栅电极的掩埋在所述有源区中的部分之上，且未置于所述第一栅电极的掩埋在相邻的有源区之间的器件隔离膜中的部分之上。
技术方案10.根据技术方案9所述的半导体器件，其中，所述相邻的有源区中的每个包括储存节点结区。
技术方案11.根据技术方案9所述的半导体器件，其中，所述第一栅电极形成在比所述相邻的有源区的结区低的水平。
技术方案12.根据技术方案11所述的半导体器件，其中，所述第二栅电极与所述有源区的所述结区形成在基本相同的水平。
技术方案13.根据技术方案9所述的半导体器件，其中，所述第一栅电极和所述第二栅电极具有不同的功函数，所述第一栅电极安置于所述第二栅电极之下。
技术方案14.根据技术方案13所述的半导体器件，其中，所述第二栅电极具有比所述第一栅电极低的功函数。
技术方案15.根据技术方案14所述的半导体器件，其中，所述第二栅电极包括注入到所述第一栅电极的传导材料中的氮、氧、砷、铝和氢离子中的一种或更多种。
技术方案16.一种形成半导体器件的方法，包括：
形成限定有源区的器件隔离膜；
通过刻蚀所述有源区和所述器件隔离膜来形成栅极沟槽；
在所述栅极沟槽中形成第一栅电极；
在所述第一栅电极之上形成第二栅电极；
选择性地刻蚀所述第二栅电极的在旁路栅极区中的部分；以及
在所述第二栅电极和所述第一栅电极之上形成覆盖膜，以覆盖所述第一栅电极的通过选择性刻蚀暴露的部分。
技术方案17.根据技术方案16所述的方法，其中，通过将氮、氧、砷、铝和氢离子中的一种或更多种注入到所述第一栅电极的上部中来形成所述第二栅电极。
技术方案18.根据技术方案16所述的方法，其中，选择性地刻蚀所述第二栅电极的步骤包括：
刻蚀所述第二栅电极的介于相邻的有源区的储存节点结区之间的部分。
技术方案19.根据技术方案18所述的方法，其中，所述第一栅电极置于所述储存节点结区之下，所述第二栅电极与所述储存节点结区设置在基本相同的水平。
技术方案20.根据技术方案16所述的方法，其中，所述第一栅电极的功函数比所述第二栅电极的功函数高。
技术方案21.一种半导体器件，包括：
器件隔离膜，限定有源区；
主栅极，具有安置于第一沟槽中的第一栅电极和第二栅电极，所述第二栅电极安置于所述第一栅电极之上且具有安置在所述第一沟槽之内的上表面；
旁路栅极，具有安置在第二沟槽中的第三栅电极，所述第三栅电极具有安置在所述第二沟槽之内的上表面；以及
电介质膜，具有第一部分和第二部分，所述第一部分延伸进入所述第一沟槽中并具有与所述第二栅电极的上表面临近的下端，所述第二部分延伸进入所述第二沟槽并具有与所述第三栅电极的上表面临近的下端，
其中，所述第二部分的下端处于比所述第一部分的下端低的水平。
技术方案22.根据技术方案21所述的半导体器件，其中，所述第一栅电极和所述第三栅电极包括基本上相同的材料。
技术方案23.根据技术方案21所述的半导体器件，还包括：
位线接触区；以及
储存节点接触区，安置于所述主栅极和所述旁路栅极之间，
其中，所述主栅极安置于所述位线接触区和所述储存节点接触区之间。
技术方案24.根据技术方案23所述的半导体器件，其中，每个有源区限定第一储存节点接触区和第二储存节点接触区及位线接触区，以及
其中，所述半导体器件限定6F2的布局配置。
附图中每个元件的标号
110：器件隔离膜
120：有源区
130、130a、130b、130M、130P：栅极
140s：储存节点结区
150：垫绝缘膜图案
160：覆盖膜
Claims (21)
1.一种半导体器件，包括：
器件隔离膜，限定有源区；
主栅极，具有掩埋在所述有源区中的第一栅电极和第二栅电极；以及
旁路栅极，具有掩埋在相邻的储存节点结区之间的所述器件隔离膜中的单个栅电极，
其中，所述第一栅电极安置于所述第二栅电极之下，以及
其中，所述第一栅电极具有第一功函数，所述第二栅电极具有与所述第一功函数不同的第二功函数。
2.根据权利要求1所述的半导体器件，其中，所述第二功函数比所述第一功函数低。
3.根据权利要求2所述的半导体器件，其中，所述第一栅电极置于比所述有源区的结区低的水平。
4.根据权利要求2所述的半导体器件，其中，所述第二栅电极与所述有源区的结区形成在基本相同的水平。
5.根据权利要求2所述的半导体器件，其中，所述旁路栅极和所述主栅极都置于同一线型栅极沟槽中。
6.根据权利要求1所述的半导体器件，其中，所述旁路栅极置于所述储存节点结区之下。
7.根据权利要求2所述的半导体器件，其中，所述第二栅电极包括注入到所述第一栅电极的传导材料中的氮、氧、砷、铝和氢离子中的一种或更多种。
8.一种半导体器件，包括：
器件隔离膜，限定有源区；
第一栅电极，掩埋在所述有源区和所述器件隔离膜中；以及
第二栅电极，位于所述第一栅电极的掩埋在所述有源区中的部分之上，且未置于所述第一栅电极的掩埋在相邻的储存节点结区之间的器件隔离膜中的部分之上。
9.根据权利要求8所述的半导体器件，其中，所述第一栅电极形成在比所述相邻的有源区的所述储存节点结区低的水平。
10.根据权利要求9所述的半导体器件，其中，所述第二栅电极与所述有源区的所述储存节点结区形成在基本相同的水平。
11.根据权利要求8所述的半导体器件，其中，所述第一栅电极和所述第二栅电极具有不同的功函数，所述第一栅电极安置于所述第二栅电极之下。
12.根据权利要求11所述的半导体器件，其中，所述第二栅电极具有比所述第一栅电极低的功函数。
13.根据权利要求12所述的半导体器件，其中，所述第二栅电极包括注入到所述第一栅电极的传导材料中的氮、氧、砷、铝和氢离子中的一种或更多种。
14.一种形成半导体器件的方法，包括：
形成限定有源区的器件隔离膜；
通过刻蚀所述有源区和所述器件隔离膜来形成栅极沟槽；
在所述栅极沟槽中形成第一栅电极；
在所述第一栅电极之上形成第二栅电极；
选择性地刻蚀所述第二栅电极的在旁路栅极区中的部分，所述旁路栅极区位于相邻的储存节点结区之间；以及
在所述第二栅电极和所述第一栅电极之上形成覆盖膜，以覆盖所述第一栅电极的通过选择性刻蚀暴露的部分。
15.根据权利要求14所述的方法，其中，通过将氮、氧、砷、铝和氢离子中的一种或更多种注入到所述第一栅电极的上部中来形成所述第二栅电极。
16.根据权利要求14所述的方法，其中，所述第一栅电极置于所述储存节点结区之下，所述第二栅电极与所述储存节点结区设置在相同的水平。
17.根据权利要求14所述的方法，其中，所述第一栅电极的功函数比所述第二栅电极的功函数高。
18.一种半导体器件，包括：
器件隔离膜，限定有源区；
主栅极，具有安置于第一沟槽中的第一栅电极和第二栅电极，所述第二栅电极安置于所述第一栅电极之上且具有安置在所述第一沟槽之内的上表面；
旁路栅极，具有安置在第二沟槽中的第三栅电极，所述第三栅电极具有安置在所述第二沟槽之内的上表面；以及
电介质膜，具有第一部分和第二部分，所述第一部分延伸进入所述第一沟槽中并具有与所述第二栅电极的上表面临近的下端，所述第二部分延伸进入所述第二沟槽并具有与所述第三栅电极的上表面临近的下端，
其中，所述第二部分的下端处于比所述第一部分的下端低的水平，以及
其中，所述第一沟槽设置在所述有源区中，并且所述第二沟槽设置在相邻的储存节点结区之间的所述器件隔离膜中。
19.根据权利要求18所述的半导体器件，其中，所述第一栅电极和所述第三栅电极包括相同的材料。
20.根据权利要求18所述的半导体器件，还包括：
位线接触区；以及
储存节点接触区，安置于所述主栅极和所述旁路栅极之间，
其中，所述主栅极安置于所述位线接触区和所述储存节点接触区之间。
21.根据权利要求20所述的半导体器件，其中，每个有源区限定第一储存节点接触区和第二储存节点接触区及位线接触区，以及
其中，所述半导体器件限定6F2的布局配置。
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