KR101903479B1 - 반도체 소자 및 그 형성 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자는 셀 영역, 상기 셀 영역의 양측으로 인접한 제 1 패드 영역 및 상기 제 1 패드 영역과 인접한 제 2 패드영역을 포함하는 반도체 기판과, 상기 반도체 기판 내 트렌치 저부에 매립되고 상기 셀 영역에서부터 상기 제 2 패드영역까지 연장되는 제 1 매립 게이트와, 상기 반도체 기판 내 트렌치 저부에 매립되되, 상기 제 1 매립 게이트 상부로 이격되며 상기 셀 영역에서부터 상기 제 1 패드영역까지 연장되는 제 2 매립 게이트를 포함하여, 이온주입 영역과 오버랩되는 상부의 매립 게이트에 'Turn On' 또는 'Turn Off' 상태에 따라 상이한 전압을 인가함으로써 채널 저항을 감소시키면서 GIDL의 발생을 방지하는 효과를 제공한다.
Description
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 매립형 게이트를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 있다.
한편, 반도체 소자가 고집적화될수록 채널의 길이가 짧아짐에 따라 트랜지스터의 특성을 확보하기 위해 고농도의 채널 도핑은 피할 수 없는 선택이며 이로 인한 리프레쉬 특성의 열화는 지속적으로 해결해야하는 과제이다. 이를 위해 게이트 또는 리세스 게이트 구조에서 매립형 게이트(buried gate) 구조로 변화시킴으로써 게이트가 비트라인 하부에 형성되도록 하여 게이트와 비트라인 사이의 캐패시턴스 및 비트라인의 토탈 캐패시턴스(total capacitance)를 줄일 수 있어 비트라인 캐패시턴스의 감소를 기대할 수 있는 기술로 대두되고 있다.
일반적으로 매립형 게이트는 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하고 트렌치가 매립되도록 전체 상부에 게이트 전극을 형성한 후, 트렌치 내에 소정 두께의 게이트 전극만 남겨지도록 게이트 전극에 에치백 공정을 수행한다. 여기서 에치백(etchback) 공정 시 에치백되는 깊이(depth)의 변화(variation)가 존재하는 경우가 발생한다.
에치백 공정 시 깊이 변화가 생기는 경우에는 남겨지는 게이트 금속의 두께에 따라 정션영역과 게이트 금속이 오버랩되는 현상이 발생된다. 이 경우 GIDL(Gate Induced Drain Leakage)가 발생하여 셀의 리텐션 타임(retention time)을 감소시켜 반도체 소자의 특성을 열화시킨다.
본 발명은 에치백 공정 변화에 따라 정션영역과 게이트 금속이 오버랩되어 GIDL가 발생하여 셀 리텐션 타임을 감소시켜 반도체 소자의 특성을 열화시키는 문제를 해결하고자 한다.
본 발명에 따른 반도체 소자는 셀 영역, 상기 셀 영역의 양측으로 인접한 제 1 패드 영역 및 상기 제 1 패드 영역과 인접한 제 2 패드영역을 포함하는 반도체 기판과, 상기 반도체 기판 내 트렌치 저부에 매립되고 상기 셀 영역에서부터 상기 제 2 패드영역까지 연장되는 제 1 매립 게이트와, 상기 반도체 기판 내 트렌치 저부에 매립되되, 상기 제 1 매립 게이트 상부로 이격되며 상기 셀 영역에서부터 상기 제 1 패드영역까지 연장되는 제 2 매립 게이트를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 매립 게이트의 단부에 구비되는 제 1 금속 콘택 및 상기 제 2 매립 게이트의 단부에 구비되는 제 2 금속 콘택을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 금속 콘택은 상기 제 1 매립 게이트의 일측 단부 및 이와 이웃하는 상기 제 1 매립 게이트의 타측 단부에 교번적으로 구비되는 것을 특징으로 한다.
그리고, 상기 제 2 금속 콘택은 상기 제 2 매립 게이트의 일측 단부 및 이와 이웃하는 상기 제 2 매립 게이트의 타측 단부에 교번적으로 구비되는 것을 특징으로 한다.
그리고, 상기 제 1 패드 영역 및 상기 제 2 패드 영역에서, 상기 제 1 금속 콘택과 상기 제 2 금속콘택은 지그재그로 배열되는 것을 특징으로 한다.
그리고, 상기 제 1 금속 콘택이 상기 제 1 매립 게이트의 일측에 구비되는 경우 상기 제 2 금속 콘택은 상기 제 1 매립 게이트 상부에 구비되는 상기 제 2 매립 게이트의 타측에 구비되는 것을 특징으로 한다.
그리고, 상기 제 1 매립 게이트는 상기 제 2 매립 게이트보다 긴 길이를 갖는 것을 특징으로 한다.
그리고, 상기 제 2 매립 게이트는 상기 제 1 매립 게이트의 양단부가 노출되도록 상기 제 1 매립 게이트 상부에 구비되는 것을 특징으로 한다.
그리고, 상기 제 2 매립 게이트는 상기 셀 영역에서 상기 반도체 기판 내 구비된 이온주입 영역과 오버랩되는 것을 특징으로 한다.
그리고, 상기 제 1 매립 게이트 및 상기 제 2 매립 게이트 사이에 구비되는 분리절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 분리절연막은 질화막을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 매립 게이트 및 상기 제 2 매립 게이트 상부에 구비되며 상기 트렌치를 매립하는 실링절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 매립 게이트 및 상기 제 2 매립 게이트를 'Turn On' 시키는 경우, 상기 제 1 금속 콘택 및 상기 제 2 금속 콘택에 Turn On 전압을 인가하는 것을 특징으로 한다.
그리고, 상기 제 1 매립 게이트 및 상기 제 2 매립 게이트를 'Turn Off' 시키는 경우, 상기 제 1 금속 콘택에 Turn Off 전압을 인가하고, 상기 제 2 금속 콘택에는 전압을 인가하지 않는 것을 특징으로 한다.
그리고, 상기 제 2 금속 콘택에 전압이 인가되지 않는 경우, 상기 제 2 매립 게이트는 'Floating'되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은 셀 영역, 상기 셀 영역의 양측으로 인접한 제 1 패드 영역 및 상기 제 1 패드 영역과 인접한 제 2 패드영역을 포함하는 반도체 기판 내 트렌치를 형성하는 단계와, 상기 반도체 기판 내 트렌치 저부에 상기 셀 영역에서부터 상기 제 2 패드영역까지 연장되는 제 1 매립 게이트를 형성하는 단계 및 상기 제 1 매립 게이트 상부로 이격되며 상기 셀 영역에서부터 상기 제 1 패드영역까지 연장되는 제 2 매립 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 매립 게이트를 형성하는 단계 이후, 상기 제 1 매립 게이트 상부에 분리절연막을 형성하는 단계와, 상기 분리절연막 상부에 매립절연막을 형성하는 단계와, 상기 제 2 패드영역을 오픈시키는 마스크 패턴을 형성하는 단계 및 상기 마스크 패턴을 식각마스크로 상기 제 2 패드영역의 매립절연막을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 분리절연막은 질화막을 포함하는 것을 특징으로 한다.
그리고, 상기 매립절연막은 SOC(spin on carbon)을 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 패드영역의 상기 분리절연막 상부에 제 1 실링절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 매립 게이트를 형성하는 단계는 상기 셀 영역 및 상기 제 1 패드영역의 상기 매립절연막을 제거하는 단계와, 상기 셀 영역 및 상기 제 1 패드영역의 상기 분리절연막 상부에 금속층을 형성하는 단계 및 상기 금속층에 에치백 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 매립 게이트를 형성하는 단계는 상기 반도체 기판 내 구비되는 이온주입 영역과 오버랩되도록 형성하는 것을 특징으로 한다.
그리고, 상기 제 1 매립 게이트는 상기 제 2 매립 게이트보다 긴 길이를 갖는 것을 특징으로 한다.
그리고, 상기 제 2 매립 게이트는 상기 제 1 매립 게이트의 양단부가 노출되도록 상기 제 1 매립 게이트 상부에 구비되는 것을 특징으로 한다.
그리고, 상기 제 2 매립 게이트를 형성하는 단계 이후 상기 제 2 매립 게이트 상부에 제 2 실링절연막을 형성하는 단계와, 상기 제 1 매립 게이트가 노출되도록 상기 제 1 실링절연막을 식각하여 제 1 콘택홀을 형성함과 동시에 상기 제 2 매립 게이트가 노출되도록 상기 제 2 실링절연막을 식각하여 제 2 콘택홀을 형성하는 단계 및 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 금속층으로 매립하여 제 1 매립 게이트의 단부와 연결되는 제 1 금속 콘택 및 상기 제 2 매립 게이트의 단부와 연결되는 제 2 금속 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 금속 콘택은 상기 제 1 매립 게이트의 일측 단부 및 이와 이웃하는 상기 제 1 매립 게이트의 타측 단부에 교번적으로 형성되는 것을 특징으로 한다.
그리고, 상기 제 2 금속 콘택은 상기 제 2 매립 게이트의 일측 단부 및 이와 이웃하는 상기 제 2 매립 게이트의 타측 단부에 교번적으로 형성되는 것을 특징으로 한다.
그리고, 상기 제 1 패드 영역 및 상기 제 2 패드 영역에서, 상기 제 1 금속 콘택과 상기 제 2 금속콘택은 지그재그로 배열되는 것을 특징으로 한다.
그리고, 상기 제 1 금속 콘택이 상기 제 1 매립 게이트의 일측에 형성되는 경우 상기 제 2 금속 콘택은 상기 제 1 매립 게이트 상부에 구비되는 상기 제 2 매립 게이트의 타측에 형성되는 것을 특징으로 한다.
그리고, 상기 제 1 매립 게이트 및 상기 제 2 매립 게이트를 'Turn On' 시키는 경우, 상기 제 1 금속 콘택 및 상기 제 2 금속 콘택에 Turn On 전압을 인가하는 것을 특징으로 한다.
그리고, 상기 제 1 매립 게이트 및 상기 제 2 매립 게이트를 'Turn Off' 시키는 경우, 상기 제 1 금속 콘택에 Turn Off 전압을 인가하고, 상기 제 2 금속 콘택에는 전압을 인가하지 않는 것을 특징으로 한다.
그리고, 상기 제 2 금속 콘택에 전압이 인가되지 않는 경우, 상기 제 2 매립 게이트는 'Floating'되는 것을 특징으로 한다.
본 발명은 매립 게이트를 이격된 두 개의 층으로 형성하고, 이온주입 영역과 오버랩되는 상부의 매립 게이트에 'Turn On' 또는 'Turn Off' 상태에 따라 상이한 전압을 인가함으로써 채널 저항을 감소시키면서 GIDL의 발생을 방지하는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 도면으로, (ⅰ)은 평면도, (ⅱ)는 (ⅰ)의 y1-y1'을 자른 단면도, (ⅲ)은 (ⅰ)의 y2-y2'를 자른 단면도, (ⅳ)는 (ⅰ)의 y-y'를 자른 단면도.
도 2a 내지 도 2d는 셀 영역에서의 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2e 내지 도 2g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 도면으로, (ⅰ)은 평면도, (ⅱ)는 (ⅰ)의 y1-y1'을 자른 단면도, (ⅲ)은 y2-y2'를 자른 단면도.
도 2h는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 도면으로, (ⅰ)은 평면도, (ⅱ)는 (ⅰ)의 y1-y1'을 자른 단면도, (ⅲ)은 (ⅰ)의 y2-y2'를 자른 단면도, (ⅳ)는 (ⅰ)의 y-y'를 자른 단면도.
도 2a 내지 도 2d는 셀 영역에서의 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2e 내지 도 2g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 도면으로, (ⅰ)은 평면도, (ⅱ)는 (ⅰ)의 y1-y1'을 자른 단면도, (ⅲ)은 y2-y2'를 자른 단면도.
도 2h는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 도면으로, (ⅰ)은 평면도, (ⅱ)는 (ⅰ)의 y1-y1'을 자른 단면도, (ⅲ)은 (ⅰ)의 y2-y2'를 자른 단면도, (ⅳ)는 (ⅰ)의 y-y'를 자른 단면도.
이하에서는 본 발명에 따라 첨부된 도면을 참조하여 상세히 설명하고자 한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 도면으로, (ⅰ)은 평면도이고, (ⅱ)는 (ⅰ)의 y1-y1'을 자른 단면도이며, (ⅲ)은 (ⅰ)의 y2-y2'를 자른 단면도이고, (ⅳ)는 (ⅰ)의 y-y'를 자른 단면도이다.
도 1의 (ⅰ), (ⅱ) 및 (ⅲ)에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 셀 영역(A), 셀 영역(A)의 양측으로 인접한 제 1 패드 영역(B1) 및 제 1 패드 영역(B1)과 인접한 제 2 패드영역(B2)을 포함하는 반도체 기판(100)과, 반도체 기판(100) 내 트렌치 저부에 매립되고 셀 영역(A)에서부터 제 2 패드영역(B2)까지 연장되는 제 1 매립 게이트(108)와, 반도체 기판(100) 내 트렌치 저부에 매립되되, 제 1 매립 게이트(108) 상부로 이격되며 셀 영역(A)에서부터 제 1 패드영역(B1)까지 연장되는 제 2 매립 게이트(118)를 포함한다.
이때, 제 1 매립 게이트(108)는 제 2 매립 게이트(118)보다 긴 길이를 갖는 것이 바람직하고, 제 2 매립 게이트(118)는 제 1 매립 게이트(108)의 양단부가 노출되도록 제 1 매립 게이트(108) 상부에 구비되는 것이 바람직하다. 이와 같이 제 1 매립 게이트(108)의 양단부가 노출되도록 제 2 매립 게이트(118)를 형성하는 것은 각각의 매립 게이트에 바이어스를 인가하기 위한 콘택이 각 매립 게이트의 단부에 형성되도록 하기 위함이다.
제 1 매립 게이트(108)의 단부에 구비되는 제 1 금속 콘택(122) 및 제 2 매립 게이트(118)의 단부에 구비되는 제 2 금속 콘택(124)을 더 포함하는 것이 바람직하다. 제 1 매립 게이트(108)와 제 2 매립 게이트(118)의 단부에 각각 서로 다른 콘택이 연결되는 것은 제 1 매립 게이트(108)와 제 2 매립 게이트(118)에 상이한 바이어스를 인가하기 위함이다.
또한, 제 1 금속 콘택(122)은 제 1 매립 게이트(108)의 일측 단부 및 이와 이웃하는 제 1 매립 게이트(108)의 타측 단부에 교번적으로 구비될 수 있다. 그리고, 제 2 금속 콘택(124)은 제 2 매립 게이트(118)의 일측 단부 및 이와 이웃하는 제 2 매립 게이트(118)의 타측 단부에 교번적으로 구비될 수 있다. 제 1 패드 영역(B1) 및 제 2 패드 영역(B2)에서, 제 1 금속 콘택(122)과 제 2 금속 콘택(124)은 지그재그로 배열되는 것이 바람직하다. 또한, 제 1 금속 콘택(122)이 제 1 매립 게이트(108)의 일측에 구비되는 경우, 제 2 금속 콘택(124)은 제 1 매립 게이트(108) 상부에 구비되는 제 2 매립 게이트(118)의 타측에 구비되는 것이 바람직하다.
도 1의 (ⅳ)에 도시된 바와 같이, 제 2 매립 게이트(118)는 셀 영역(A)에서 반도체 기판(100) 내 구비된 이온주입 영역(126)과 오버랩되는 것이 바람직하다. 종래의 매립 게이트가 이온주입 영역과 오버랩되는 경우 채널 저항이 감소되는 장점과 GIDL이 발생되는 단점을 동시에 갖지만, 본 발명은 채널 저항을 감소시키면서 GIDL의 발생을 방지하는 두가지 장점을 갖게 된다.
보다 구체적으로 살펴보면, 제 1 매립 게이트(108) 및 제 2 매립 게이트(118)를 'Turn On' 시키는 경우, 제 1 금속 콘택(122) 및 제 2 금속 콘택(124)에 Turn On 전압을 인가하는 것이 바람직하다. 이는 제 1 매립 게이트(108) 및 제 2 매립 게이트(118)를 모두 'Turn On' 시킴으로써 채널 저항을 감소시켜 반도체 소자의 구동전압을 감소시킴으로써 반도체 소자의 동작속도를 증가시킬 수 있는 효과를 제공한다.
또한, 제 1 매립 게이트(108) 및 제 2 매립 게이트(118)를 'Turn Off' 시키는 경우, 제 1 금속 콘택(122)에 Turn Off 전압을 인가하고, 제 2 금속 콘택(124)에는 전압을 인가하지 않는 것이 바람직하다. 제 2 금속 콘택(124)에 전압이 인가되지 않는 경우 제 2 매립 게이트(118)는 'Floating' 된다. 즉, 제 1 매립 게이트(108)는 'Turn Off'시키고 제 2 매립 게이트(118)는 'Floating' 상태로 유지시킴으로써 GIDL 전류의 발생을 방지하여 저장전극에 저장된 전하의 손실을 방지한다.
이로써, 본 발명은 이온주입 영역(126)과 오버랩되는 제 2 매립 게이트(118)에 'Turn On' 또는 'Turn Off' 상태에 따라 상이한 전압을 인가함으로써 채널 저항을 감소시키면서 GIDL의 발생을 방지하는 두가지 장점을 제공할 수 있다.
그리고, 제 1 매립 게이트(108) 및 제 2 매립 게이트(118) 사이에 구비되는 분리절연막(110)을 더 포함하는 것이 바람직하다. 이때, 분리절연막(110)은 질화막을 포함하는 것이 바람직하다. 또한, 제 1 매립 게이트(108) 및 제 2 매립 게이트(118) 상부에 구비되며 트렌치를 매립하는 실링절연막(120)을 더 포함할 수 있다. 그리고, 이온주입 영역(126) 상부로 콘택(128)을 더 포함할 수 있다. 이때, 콘택(128)은 저장전극 콘택 또는 비트라인 콘택을 포함하는 것이 바람직하다.
본 발명에서 언급된 제 1 매립 게이트(108) 및 제 2 매립 게이트(118)는 워드라인으로 구동될 수 있다.
상술한 구성을 갖는 본 발명에 따른 반도체 소자의 형성 방법은 도 2a 내지 도 2h를 참조하여 설명한다.
도 2a 내지 도 2d는 셀 영역에서의 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100) 상부에 하드마스크 패턴(104)을 형성한 후, 이를 마스크로 반도체 기판(100)을 식각하여 트렌치를 형성한 후, 트렌치 표면에 게이트 산화막(106)을 형성한다.
도 2b에 도시된 바와 같이, 트렌치를 포함하는 반도체 기판(100) 상에 금속층을 형성한 후, 금속층에 에치백 공정을 수행하여 저부에 제 1 매립 게이트(108)를 형성한다.
도 2c에 도시된 바와 같이, 제 1 매립 게이트(108)를 포함하는 반도체 기판(100) 상부에 분리절연막(110)을 형성한다. 이때, 분리절연막(110)은 질화막을 포함하는 것이 바람직하고, 물리적 기상 증착 방법으로 형성되는 것이 바람직하다.
도 2d에 도시된 바와 같이, 분리절연막(110)에 에치백 공정을 수행하여 제 1 매립 게이트(108) 상부 및 하드마스크 패턴(104) 상부에만 분리절연막(110)이 남아있도록 하는 것이 바람직하다. 이후, 하드마스크 패턴(104) 상부에 남겨진 분리절연막(110)은 제거하는 것이 바람직하다.
도 2e 내지 도 2g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 도면으로, (ⅰ)은 평면도이고, (ⅱ)는 (ⅰ)의 y1-y1'을 자른 단면도이며, (ⅲ)은 y2-y2'를 자른 단면도이다. 본래 제 1 패드영역(B1) 및 제 2 패드영역(B2)은 소자분리막 내에 매립 게이트가 형성되지만 편의상 반도체 기판(100)에 매립 게이트가 형성되는 것으로 도 2a 내지 도 2d와 같이 통일하여 도시하여 설명한다. 패드영역에서 매립 게이트가 소자분리막에 형성되는 것은 당업자이게 자명한 사항이므로 패드영역에서 매립 게이트가 반도체 기판에 형성되는 것으로 도시하여도 소자분리막 내 형성되는 것으로 이해하는 것이 바람직하다.
도 2e의 (ⅰ)에 도시된 바와 같이, 분리절연막(110) 상부에 트렌치가 매립되도록 매립절연막(112)을 형성한다. 이때, 매립절연막(112)은 SOC(spin on carbon)을 포함하는 것이 바람직하다.
도 2e의 (ⅱ) 및 (ⅲ)에 도시된 바와 같이, 셀 영역(A) 및 제 1 패드영역(B1) 상부를 덮는 마스크 패턴(114)을 형성한 후, 이를 식각마스크로 제 2 패드영역(B2)의 매립절연막(112)을 제거한다. 따라서, 제 2 패드영역(B2)의 상부는 분리절연막(110)이 노출된다. 이후, 마스크 패턴(114)은 제거하는 것이 바람직하다.
도 2f의 (ⅱ) 및 (ⅲ)에 도시된 바와 같이, 제 2 패드영역(B2)의 분리절연막(110) 상부에 실링절연막(116)을 형성하는 것이 바람직하다. 실링절연막(116)은 질화막을 포함하는 것이 바람직하다. 이하에서는 편의상 매립 게이트의 표현을 명확하게 하기 위하여 실링절연막은 평면도(ⅰ)에는 도시하지 않고 단면도(ⅱ,ⅲ)에만 도시한다. 따라서, 도 2f의 (ⅰ)의 제 2 패드영역(B2)에는 제 1 매립 게이트(108)만을 도시하고, 셀 영역(A) 및 제 1 패드영역(B1)에는 매립절연막(112)을 도시한다.
도 2g의 (ⅱ) 및 (ⅲ)에 도시된 바와 같이, 셀 영역(A) 및 제 1 패드영역(B1)에 형성된 매립절연막(112)을 제거한다. 매립절연막(112)과 실링절연막(116)은 상이한 식각선택비를 갖기 때문에 매립절연막(112)을 제거할 때 실링절연막(116)은 제거되지 않는다. 이어서, 셀 영역(A) 및 제 1 패드영역(B1)의 분리절연막(110) 상부에 금속층을 형성한 후, 에치백 공정을 수행하여 제 2 매립 게이트(118)를 형성한다. 도시되지는 않았지만 제 2 매립 게이트(118)는 셀 영역(A)의 반도체 기판(100) 내 형성된 이온주입 영역과 오버랩되도록 에치백 정도를 조절하여 형성되는 것이 바람직하다.
이때, 제 1 매립 게이트(108)는 제 2 매립 게이트(118)보다 긴 길이를 갖는다. 더욱 구체적으로는 제 2 매립 게이트(118)는 제 1 매립 게이트(108)의 양단부를 노출시키며 제 1 매립 게이트(108)의 상부에 형성되는 것이 바람직하다. 이와 같이 제 1 매립 게이트(108)의 양단부가 노출되도록 제 2 매립 게이트(118)를 형성하는 것은 각각의 매립 게이트에 바이어스를 인가하기 위한 콘택이 각 매립 게이트의 단부에 형성되도록 하기 위함이다. 이는 도 2g의 (ⅰ)을 참조하면 더욱 명확히 이해할 수 있을 것이다.
도 2g의 (ⅰ)에 도시된 바와 같이, 제 2 패드영역(B2)에는 제 1 매립 게이트(108)의 단부가 노출되고, 셀 영역(A) 및 제 1 패드영역(B1)에는 제 1 매립 게이트(108) 상부에 형성된 제 2 매립 게이트(118)가 노출된다.
도 2h는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 도면으로, (ⅰ)은 평면도이고, (ⅱ)는 (ⅰ)의 y1-y1'을 자른 단면도이고, (ⅲ)은 (ⅰ)의 y2-y2'를 자른 단면도이며, (ⅳ)는 (ⅰ)의 y-y'를 자른 단면도이다.
도 2h의 (ⅱ) 및 (ⅲ)에 도시된 바와 같이, 셀 영역(A) 및 제 1 패드영역(B1)의 제 2 매립 게이트(118) 상부에 트렌치가 매립되도록 실링절연막(120)을 형성한다. 실링절연막(120)은 셀 영역(A), 제 1 패드영역(B1) 및 제 2 패드영역(B2)의 하드마스크 패턴(104) 상부에도 형성될 수 있다. 이어서, 제 1 패드영역(B1)의 제 2 매립 게이트(118) 단부가 노출되도록 실링절연막(120)을 식각하여 제 2 콘택홀을 형성한다. 이와 동시에 제 2 패드영역(B2)의 제 1 매립 게이트(108)가 노출되도록 실링절연막(120, 116) 및 분리절연막(110)을 식각하여 제 1 콘택홀을 형성한다.
그 다음, 제 1 및 제 2 콘택홀이 매립되도록 금속층을 형성하여 제 2 패드영역(B2)에서 제 1 매립 게이트(108)과 연결되는 제 1 금속 콘택(122)을 형성하고, 제 1 패드영역(B1)에 제 2 매립 게이트(118)와 연결되는 제 2 금속 콘택(124)을 형성한다.
도 2h의 (ⅰ)에 도시된 바와 같이, 제 1 금속 콘택(122)은 제 1 매립 게이트(108)의 일측 단부 및 이와 이웃하는 제 1 매립 게이트(108)의 타측 단부에 교번적으로 형성될 수 있으며, 제 2 금속 콘택(124)은 제 2 매립 게이트(118)의 일측 단부 및 이와 이웃하는 제 2 매립 게이트(118)의 타측 단부에 교번적으로 형성될 수 있다.
또한, 제 1 패드 영역(B1) 및 제 2 패드 영역(B2)에서, 제 1 금속 콘택(122)과 제 2 금속 콘택(124)은 지그재그로 배열되고, 제 1 금속 콘택(122)이 제 1 매립 게이트(108)의 일측에 구비되는 경우 제 2 금속 콘택(124)은 제 1 매립 게이트(108) 상부에 형성된 제 2 매립 게이트(118)의 타측에 형성되는 것이 바람직하다.
도 2h의 (ⅳ)에 도시된 바와 같이, 제 1 매립 게이트(108) 및 제 2 매립 게이트(118)를 모두 'Turn On' 시킴으로써 채널 저항을 감소시켜 반도체 소자의 구동전압을 감소시킴으로써 반도체 소자의 동작속도를 증가시킬 수 있다. 이처럼 제 1 매립 게이트(108) 및 제 2 매립 게이트(118)를 'Turn On'을 하는 경우에는 제 1 매립 게이트(108)와 연결된 제 1 금속 콘택(122)과 제 2 매립 게이트(118)와 연결된 제 2 금속 콘택(124)과 제 2 금속 콘택에 Turn On 전압을 인가하는 것이 바람직하다.
한편, 제 1 매립 게이트(108)는 'Turn Off'시키고 제 2 매립 게이트(118)는 'Floating' 상태로 유지시킴으로써 GIDL 전류의 발생을 방지하여 저장전극에 저장된 전하의 손실을 방지한다. 제 2 매립 게이트(118)는 제 1 매립 게이트(108)와 분리 절연막(110)에 의해 이격되어 있으며 각각이 다른 콘택과 연결되어 있기 때문에 각각 상이한 바이어스를 인가할 수 있다. 즉, 제 1 매립 게이트(108) 및 제 2 매립 게이트(110)를 'Turn Off'을 하는 경우에는 제 1 매립 게이트(108)에는 Turn Off 전압을 인가하고 제 2 매립 게이트(118)에는 전압을 인가하지 않는다.
이때, 제 2 매립 게이트(118)는 이온주입 영역과 오버랩되기 때문에 'Turn on'인 경우에는 채널 저항을 감소시키지만 'Turn Off'인 경우에는 GIDL 전류를 발생시킨다. 그러나 본 발명에서는 제 2 매립 게이트(118)는 'Turn Off'시키지 않고 'Floating' 시킴으로써 GIDL 전류의 발생을 방지할 수 있다. 즉, 종래의 매립 게이트가 이온주입 영역과 오버랩되는 경우 채널 저항이 감소되는 장점과 GIDL이 발생되는 단점을 동시에 갖지만, 본 발명은 채널 저항을 감소시키면서 GIDL의 발생을 방지하는 두가지 장점을 갖게 된다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (30)
- 셀 영역, 상기 셀 영역의 양측으로 인접한 제 1 패드 영역 및 상기 제 1 패드 영역과 인접한 제 2 패드영역을 포함하는 반도체 기판;
상기 반도체 기판 내 트렌치 저부에 매립되고 상기 셀 영역에서부터 상기 제 2 패드영역까지 연장되는 제 1 매립 게이트;
상기 반도체 기판 내 트렌치 저부에 매립되되, 상기 제 1 매립 게이트 상부로 이격되며 상기 셀 영역에서부터 상기 제 1 패드영역까지 연장되는 제 2 매립 게이트;
상기 제 1 매립 게이트의 단부에 구비되는 제 1 금속 콘택; 및
상기 제 2 매립 게이트의 단부에 구비되는 제 2 금속 콘택을 포함하며,
상기 제 1 패드 영역 및 상기 제 2 패드 영역에서, 상기 제 1 금속 콘택과 상기 제 2 금속콘택은 지그재그로 배열되는 것을 특징으로 하는 반도체 소자. - 삭제
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 금속 콘택은 상기 제 1 매립 게이트의 일측 단부 및 이와 이웃하는 상기 제 1 매립 게이트의 타측 단부에 교번적으로 구비되는 것을 특징으로 하는 반도체 소자. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 2 금속 콘택은 상기 제 2 매립 게이트의 일측 단부 및 이와 이웃하는 상기 제 2 매립 게이트의 타측 단부에 교번적으로 구비되는 것을 특징으로 하는 반도체 소자. - 삭제
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 금속 콘택이 상기 제 1 매립 게이트의 일측에 구비되는 경우 상기 제 2 금속 콘택은 상기 제 1 매립 게이트 상부에 구비되는 상기 제 2 매립 게이트의 타측에 구비되는 것을 특징으로 하는 반도체 소자. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 매립 게이트는 상기 제 2 매립 게이트보다 긴 길이를 갖는 것을 특징으로 하는 반도체 소자. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 2 매립 게이트는 상기 제 1 매립 게이트의 양단부가 노출되도록 상기 제 1 매립 게이트 상부에 구비되는 것을 특징으로 하는 반도체 소자. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 2 매립 게이트는 상기 셀 영역에서 상기 반도체 기판 내 구비된 이온주입 영역과 오버랩되는 것을 특징으로 하는 반도체 소자. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 매립 게이트 및 상기 제 2 매립 게이트 사이에 구비되는 분리절연막을 더 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈청구항 10에 있어서,
상기 분리절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 매립 게이트 및 상기 제 2 매립 게이트 상부에 구비되며 상기 트렌치를 매립하는 실링절연막을 더 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 매립 게이트 및 상기 제 2 매립 게이트를 'Turn On' 시키는 경우,
상기 제 1 금속 콘택 및 상기 제 2 금속 콘택에 Turn On 전압을 인가하는 것을 특징으로 하는 반도체 소자. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 매립 게이트 및 상기 제 2 매립 게이트를 'Turn Off' 시키는 경우, 상기 제 1 금속 콘택에 Turn Off 전압을 인가하고, 상기 제 2 금속 콘택에는 전압을 인가하지 않는 것을 특징으로 하는 반도체 소자. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 2 금속 콘택에 전압이 인가되지 않는 경우, 상기 제 2 매립 게이트는 'Floating'되는 것을 특징으로 하는 반도체 소자. - 셀 영역, 상기 셀 영역의 양측으로 인접한 제 1 패드 영역 및 상기 제 1 패드 영역과 인접한 제 2 패드영역을 포함하는 반도체 기판 내 트렌치를 형성하는 단계;
상기 반도체 기판 내 트렌치 저부에 상기 셀 영역에서부터 상기 제 2 패드영역까지 연장되는 제 1 매립 게이트를 형성하는 단계;
상기 제 1 매립 게이트 상부로 이격되며 상기 셀 영역에서부터 상기 제 1 패드영역까지 연장되는 제 2 매립 게이트를 형성하는 단계; 및
상기 제 1 매립 게이트의 단부와 연결되는 제 1 금속 콘택 및 상기 제 2 매립 게이트의 단부와 연결되는 제 2 금속 콘택을 형성하는 단계를 포함하되,
상기 제 1 패드 영역 및 상기 제 2 패드 영역에서, 상기 제 1 금속 콘택과 상기 제 2 금속 콘택은 지그재그로 배열되는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈청구항 16에 있어서,
상기 제 1 매립 게이트를 형성하는 단계 이후,
상기 제 1 매립 게이트 상부에 분리절연막을 형성하는 단계;
상기 분리절연막 상부에 매립절연막을 형성하는 단계;
상기 제 2 패드영역을 오픈시키는 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 식각마스크로 상기 제 2 패드영역의 매립절연막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈청구항 17에 있어서,
상기 분리절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈청구항 17에 있어서,
상기 매립절연막은 SOC(spin on carbon)을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈청구항 17에 있어서,
상기 제 2 패드영역의 상기 분리절연막 상부에 제 1 실링절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈청구항 17에 있어서,
상기 제 2 매립 게이트를 형성하는 단계는
상기 셀 영역 및 상기 제 1 패드영역의 상기 매립절연막을 제거하는 단계;
상기 셀 영역 및 상기 제 1 패드영역의 상기 분리절연막 상부에 금속층을 형성하는 단계; 및
상기 금속층에 에치백 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈청구항 16에 있어서,
상기 제 2 매립 게이트를 형성하는 단계는
상기 반도체 기판 내 구비되는 이온주입 영역과 오버랩되도록 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈청구항 16에 있어서,
상기 제 1 매립 게이트는 상기 제 2 매립 게이트보다 긴 길이를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈청구항 16에 있어서,
상기 제 2 매립 게이트는 상기 제 1 매립 게이트의 양단부가 노출되도록 상기 제 1 매립 게이트 상부에 구비되는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈청구항 20에 있어서,
상기 제 1 금속 콘택과 상기 제 2 금속 콘택을 형성하는 단계는
상기 제 2 매립 게이트 상부에 제 2 실링절연막을 형성하는 단계;
상기 제 1 매립 게이트가 노출되도록 상기 제 1 실링절연막을 식각하여 제 1 콘택홀을 형성함과 동시에 상기 제 2 매립 게이트가 노출되도록 상기 제 2 실링절연막을 식각하여 제 2 콘택홀을 형성하는 단계; 및
상기 제 1 콘택홀 및 상기 제 2 콘택홀을 금속층으로 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈청구항 25에 있어서,
상기 제 1 금속 콘택은 상기 제 1 매립 게이트의 일측 단부 및 이와 이웃하는 상기 제 1 매립 게이트의 타측 단부에 교번적으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈청구항 25에 있어서,
상기 제 2 금속 콘택은 상기 제 2 매립 게이트의 일측 단부 및 이와 이웃하는 상기 제 2 매립 게이트의 타측 단부에 교번적으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 삭제
- ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈청구항 25에 있어서,
상기 제 1 금속 콘택이 상기 제 1 매립 게이트의 일측에 형성되는 경우 상기 제 2 금속 콘택은 상기 제 1 매립 게이트 상부에 구비되는 상기 제 2 매립 게이트의 타측에 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈청구항 25에 있어서,
상기 제 1 실링 절연막 및 상기 제 2 실링절연막은 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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