KR100855967B1 - 매립형 워드라인 구조를 갖는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 게이트 전극 및 워드라인을 기판 내에 완전하게 매립하여 반도체 소자의 높이를 감소할 수 있고, TiN 메탈게이트 적용에 의한 염소 이온에 의한 산화층의 열화를 감소할 수 있는 매립형 워드라인 구조를 갖는 반도체 소자 및 그 제조방법을 개시한다. 본 발명의 반도체 소자는, 소자분리막에 의하여 한정되고 내부에 적어도 하나 이상의 리세스 채널을 형성하기 위한 트렌치가 형성된 활성영역을 포함하는 반도체 기판, 트렌치의 표면에 형성된 게이트 절연막, 게이트 절연막의 표면에 형성된 게이트 전극막, 및 게이트 전극막의 표면에 트렌치를 매립하는 매립형 워드라인을 포함한다.
반도체 소자, 게이트, 매립형 워드라인, BCAT(buried word line cell array transistor)
Description
도 1은 종래 기술에 따른 게이트 구조를 포함하는 반도체 소자를 도시하는 단면도이다.
도 2는 종래 기술에 따른 게이트 구조를 포함하는 반도체 소자의 게이트 전압-전류 특성을 도시하는 그래프이다.
도 3a 내지 3e는 본 발명의 일 실시예에 따른 게이트 구조를 포함하는 반도체 소자의 제조방법을 도시하는 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 게이트 구조를 포함하는 반도체 소자를 도시하는 단면도이다.
도 5는 본 발명에 따른 게이트 구조를 포함하는 반도체 소자의 게이트 전압-전류 특성을 도시하는 그래프이다.
도 6은 본 발명에 따른 게이트 구조를 포함하는 반도체 소자의 게이트 절연막의 신뢰성 특성(time dependent dielectric breakdown, TDDB)을 도시하는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200: 반도체 소자 110: 기판
112: 소자 분리막 114: 트렌치
120: 게이트 절연막 130: 게이트 전극막
140: 매립형 워드라인 150: 하부 매립형 워드라인
155: 상부 매립형 워드라인 160: 캡핑막
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 더욱 상세하게는, 매립된 게이트 전극을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
최근 기존의 RCAT(Recess Channel Array Transistor)를 이용하여 게이트 전극으로 폴리실리콘(polysilicon)이 아닌 금속을 사용하여 실리콘 기판 표면 아래로 워드 라인(word line, WL)을 매몰시킨 BCAT(Buried word line Cell Array Transistor)에 대한 연구가 진행되고 있다. 기존의 DRAM의 폴리실리콘 게이트와는 달리, BCAT의 기술에 의하여 0.5F 피치/간격의 워드 라인을 형성할 수 있고, 따라서 셀 면적의 감소가 가능하다.
도 1은 종래 기술에 따른 게이트 구조를 포함하는 반도체 소자를 도시하는 단면도이다.
도 1을 참조하면, 기판(10)에는 소자분리막(12)에 의하여 활성영역(26)이 한정되고, 트렌치(14)가 형성되어 있다. 트렌치(14)의 바닥면과 내측면에는 게이트 절연막(16)이 개재된다. 게이트 절연막(16) 상으로 트렌치(14)를 채우면서 연장되 어 돌출된 금속 게이트 전극(20)이 형성된다. 돌출된 금속 게이트 전극(20)의 측면에는 스페이서(24)가 형성되고, 그 상면에는 캐핑 패턴(22)이 배치된다. 상기 게이트의 양 측면의 기판(10) 상에는 소오스와 드레인의 활성영역(26)이 형성된다. 금속 게이트 전극(20)은 게이트 전극으로의 기능 및 워드라인의 기능을 함께 수행할 수 있다.
상기 반도체 소자는 금속 게이트 전극(20)이 기판(10) 내로 매립되며 또한 돌출되어 있으며, 이에 따라 금속 게이트 전극(20)을 지지하는 스페이서(24)가 필요하다. 따라서, 이와 같은 구조는 금속 게이트 전극(20) 둥에 의한 돌출 영역에 상응하는 높이를 갖는 반도체 소자가 형성되므로 얇은 소자를 구현하기에 제한이 있다.
일반적으로, BCAT의 게이트 전극으로서, 1000℃이상의 온도에서의 열적 안정성, 40 kohm/line 미만의 워드 라인의 비저항, 및 우수한 GOI(gate oxide integrity) 특성을 확보하기 위하여, 화학기상증착법(chemical vapor deposition)에 의한 질화티타늄(TiN) 금속게이트가 사용된다. 특히, 10:1 이상의 스텝 커버리지(step coverage) 확보를 위하여, TiCl4 과 NH3를 사용한 CVD에 의한 질화티타늄(TiN)을 금속게이트로서 사용한다. 그러나, 소스로서 사용되는 TiCl4의 염소 이온(Cl)의 영향으로 산화층 및 실리콘 채널로 염소 이온(Cl)이 확산하여 산화층 내에 트랩을 형성하고, 이로 인한, TAT(trap assisted tunneling)에 의해 동작전압 영역인 -3V 이하에서 산화층 특성열화가 발생한다. 따라서 결과적으로 소자의 신뢰성이 감소된다,
도 2는 종래 기술에 따른 반도체 소자의 게이트 전압-전류 특성을 도시하는 그래프이다.
도 2를 참조하면, 선 A는 종래의 폴리실리콘 게이트 전극의 게이트 전압-전류 특성을 나타내고, 선 B는 도 1에 도시된 바와 같은 종래 기술에 의한 질화티타늄(TiN)으로 형성한 게이트 전극 및 워드라인의 게이트 전압-전류 특성을 나타낸다. 상술한 바와 같이, 약 -3V 내지 -5V의 게이트 전압 영역에서 선 B가 선 A에 비해 전류값이 높게 나타나며, 이는 누설전류의 증가를 의미한다. 이는 상술한 바와 같이 CVD 및 ALD에 의해 형성한 TiN막을 적용하는 경우, 염소 이온(Cl)에 의한 산화층의 열화가 그 원인에 하나이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 게이트 전극 및 워드라인을 기판 내에 완전하게 매립하여 반도체 소자의 높이를 감소할 수 있고, TiN 메탈게이트 적용에 의한 산화층의 열화를 감소할 수 있는 매립형 워드라인 구조를 갖는 반도체 소자를 제공하는 것이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 상술한 매립형 워드라인 구조를 갖는 반도체 소자의 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 매립형 워드라인 구조를 갖는 반도체 소자는, 소자분리막에 의하여 한정되고 내부에 적어도 하나 이상의 리 세스 채널을 형성하기 위한 트렌치가 형성된 활성영역을 포함하는 반도체 기판, 상기 트렌치의 표면에 형성된 게이트 절연막, 상기 게이트 절연막의 표면에 형성된 게이트 전극막, 및 상기 게이트 전극막의 표면에 상기 트렌치를 매립하는 매립형 워드라인을 포함한다.
상기 반도체 소자는, 상기 게이트 전극막 및/또는 상기 매립형 워드라인 상에 형성되고 그 상부 표면이 상기 기판의 표면보다 돌출되지 않도록 형성된 캡핑층을 더 포함할 수 있다.
상기 트렌치는 10 내지 100 nm의 범위의 폭을 가질 수 있다. 또한, 상기 게이트 전극막은 1 내지 10 nm의 범위의 두께를 가질 수 있다.
상기 게이트 전극막은 폴리실리콘을 포함하고, 상기 매립형 워드라인은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나, 또는 이들의 조합을 포함할 수 있다.
상기 게이트 전극막은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나, 또는 이들의 조합을 포함하고, 상기 매립형 워드라인은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 및 루테늄(Ru) 중의 하나 또는 이들의 조합을 포함할 수 있으며, 이는 예 시적으로 반드시 이에 한정되는 것은 아니다. 즉, 200 μΩcm 이하의 비저항을 갖는 금속을 모두 포함할 수 있다.
또한, 상기 매립형 워드라인은 상기 게이트 전극막의 하부 표면에 형성되는 하부 매립형 워드라인과 상기 게이트 전극막의 상부 표면에 형성되고 상기 하부 매립형 워드라인과 다른 재질을 갖도록 형성되는 상부 매립형 워드라인을 포함할 수 있다.
상기 게이트 전극막은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나, 또는 이들의 조합을 포함할 수 있다.
또한, 상기 하부 매립형 워드라인은 폴리실리콘을 포함할 수 있다. 또한, 상기 상부 매립형 워드라인은 실리사이드를 포함할 수 있다. 상기 상부 매립형 워드라인은 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 및 루테늄(Ru) 중의 하나 또는 이들의 조합을 포함할 수 있으며, 이는 예시적으로 반드시 이에 한정되는 것은 아니다. 즉, 200 μΩcm 이하의 비저항을 갖는 금속을 모두 포함할 수 있다.
상기 게이트 절연막은 열산화에 의하여 형성된 열산화막일 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 매립형 워드라인 구조를 갖는 반도체 소자의 형성방법은, 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계, 상기 활성영역에 적어도 하나 이상의 리세스 채널을 형성하기 위한 트렌치를 형성하는 단계, 상기 트렌치의 표면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막의 표면에 게이트 전극막을 형성하는 단계, 및 상기 게이트 전극막의 표면에 상기 트렌치를 매립하는 매립형 워드라인을 형성하는 단계를 포함한다.
상기 매립형 워드라인을 형성하는 단계 이후에, 상기 매립형 워드라인 상에 형성되고 그 상부 표면이 상기 기판의 표면보다 돌출되지 않는 캡핑층을 형성하는 단계를 더 포함할 수 있다.
상기 매립형 워드라인을 형성하는 단계는, 상기 트렌치를 매립하도록 상기 기판 상에 워드라인층을 형성하는 단계, 상기 기판의 표면이 노출되도록 화학 기계적 연마(chemical mechanical polishing, CMP) 및 건식 식각을 이용한 에치백(etch-back)을 이용하여 상기 워드라인층을 연마하는 단계, 및 상기 연마된 워드라인층을 상기 기판 내로 리세스하는 단계를 포함할 수 있다.
상기 게이트 전극막은 화학기상증착법(chemical vapor deposition, CVD) 또는 원자층증착법(atomic layer deposition, ALD)을 이용하여 형성할 수 있다. 상기 게이트 전극막은 Si3H8을 실리콘 소스가스로 사용한 원자층증착법을 이용하여 형성된 폴리실리콘을 포함할 수 있다. 상기 매립형 워드라인은 화학기상증착법(CVD), 물리기상증착법(physical vapor deposition, PVD), 또는 원자층증착법(ALD)을 이용하여 형성할 수 있다.
또한, 상기 매립형 워드라인을 형성하는 단계는, 상기 게이트 전극막의 하부 표면에 하부 매립형 워드라인을 형성하는 단계, 및 상기 게이트 전극막의 상부 표면에 형성되고 상기 하부 매립형 워드라인과 다른 재질을 갖는 상부 매립형 워드라인을 형성하는 단계를 포함할 수 있다.
상기 하부 매립형 워드라인을 형성하는 단계는, 상기 트렌치를 매립하도록 상기 기판 상에 제1 워드라인층을 형성하는 단계, 상기 기판의 표면이 노출되도록 화학 기계적 연마(CMP) 및 건식 식각을 이용한 에치백을 이용하여 상기 제1 워드라인층을 연마하는 단계, 상기 연마된 제1 워드라인층을 상기 기판 내로 리세스하여 하부 매립형 워드라인을 형성하는 단계를 포함할 수 있다.
또한, 상기 상부 매립형 워드라인을 형성하는 단계는, 상기 하부 매립형 워드라인이 형성된 트렌치를 매립하도록 상기 기판 상에 제2 워드라인층을 형성하는 단계, 상기 기판의 표면이 노출되도록 화학 기계적 연마(CMP) 및 건식 식각을 이용한 에치백을 이용하여 상기 제2 워드라인층을 연마하는 단계, 및 상기 연마된 제2 워드라인층을 상기 기판 내로 리세스하여 상부 매립형 워드라인을 형성하는 단계를 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다 른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
도 3a 내지 3e는 본 발명의 일 실시예에 따른 게이트 구조를 포함하는 반도체 소자(100)의 제조방법을 도시하는 단면도들이다.
도 3a를 참조하면, 기판(110)의 활성영역을 한정하는 소자분리막(102)을 형성한다. 상기 소자분리막(102)은 소자의 속도 및 집적도의 향상을 위하여 얕은 트렌치형 소자분리막(shallow trench isolation, STI)일 수 있으며, 그러나 반드시 이에 한정되는 것은 아니다.
이어서, 소자분리막(102)으로 한정된 활성영역 내에 리세스 채널을 형성하기 위한 트렌치(114)를 형성한다. 트렌치(114)는 10 내지 100 nm의 범위의 폭을 갖도록 형성할 수 있으며, 바람직하게는 약 50 nm 이하의 폭을 갖도록 형성한다.
상기 리세스 채널은 하나 이상으로 형성될 수 있으며, 이에 따라 트렌치(114)는 소자분리막(102)으로 한정된 상기 영역 내에 복수로 형성될 수 있다. 또한, 트렌치(114)의 형성을 위하여, 기판(110)의 상면(116)에 예를 들어 실리콘 산화막 등과 같은 버퍼 절연막이 형성될 수 있으며, 또는 폴리실리콘 층이나 질화막 등의 하드마스크 막을 형성할 수 있다. 이에 대한 기술은 공지되어 있으므로 생략하기로 한다. 또한, 이하에서도, 게이트 내부 및 그 상의 층들의 형성을 위하 여, 증착 등의 방법으로 형성되고 또한 식각 등에 의하여 제거되는 층들, 예를 들어 하드마스크막에 대한 설명은 생략하기로 한다.
도 3b를 참조하면, 트렌치(114)의 표면, 즉 트렌치(114)의 바닥면과 측면 상에 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 열산화에 의하여 형성된 열산화막일 수 있다. 게이트 절연막(120)을 형성에 의하여 기판(110)의 상면(116)에 형성되는 산화막은 식각 등의 통상의 방법에 의하여 제거하며, 이에 대한 상세한 설명은 생략하기로 한다.
도 3c를 참조하면, 게이트 절연막(120)의 표면 전체에 걸쳐 게이트 전극막(130)을 형성한다. 게이트 전극막(130)은 1 내지 10 nm의 범위의 두께를 갖도록 형성할 수 있으며, 바람직하게는 5 nm 이하의 두께를 갖도록 형성한다. 게이트 전극막(130)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성할 수 있다. 게이트 전극막(130)을 형성하는 재료에 대해서는 하기에 상세하게 설명한다.
도 3d를 참조하면, 트렌치(114)를 매립하도록 상기 게이트 전극막(130)의 표면에 워드라인(word line)막(140)을 형성한다. 매립형 워드라인(140)은 화학기상증착법(CVD), 물리기상증착법(PVD), 또는 원자층증착법(ALD)을 이용하여 형성할 수 있다.
본 발명은 게이트 절연막(120), 게이트 전극막(130) 및 그 표면에 형성된 매립형 워드라인(140)의 상부표면들은 상기 기판(110)의 표면보다 돌출되지 않도록, 즉 기판(110) 내에 완전히 매립되도록 형성한 것에 그 특징이 있다. 매립형 워드 라인(140)은 다음의 단계에 의하여 형성할 수 있다. 먼저, 트렌치(114)를 매립하도록 기판(110) 상에 워드라인층을 형성한다. 이어서, 기판(110)의 표면이 노출되도록 화학 기계적 연마(CMP) 및 건식 식각을 이용한 에치백을 이용하여 상기 워드라인층을 연마한다. 상기 연마된 워드라인층을 부분 식각등의 방법에 의하여 기판 내로 리세스하여 매립형 워드라인(140)을 형성한다. 또한, 도시된 바와 같이 게이트 전극막(130)은 매립형 워드라인(140)과 동일한 정도로 리세스할 수 있다. 그러나 이는 예시적으로 반드시 이에 한정되지는 않는다.
도 3e를 참조하면, 게이트 전극막(130) 및/또는 매립형 워드라인(140) 상에 형성되고 그 상부 표면이 기판(110)의 표면보다 돌출되지 않도록, 즉 기판(110) 내에 완전히 매립되도록 캡핑층(160)을 선택적으로 형성한다. 도 3e는 예시적이며, 반드시 이에 한정되는 것은 아니다. 즉, 게이트 전극막(130) 및 게이트 절연막(120)의 상부도 기판 내로 리세스되고, 캡핑층(160)이 상기 리세스된 영역 및 매립형 워드라인(140) 상의 리세스 영역을 동시에 캡핑하도록 형성될 수 있다. 게이트 절연막(120), 게이트 전극막(130), 및 매립형 워드라인(140)의 리세스된 크기는 동일할 수도 있고 차이가 있을 수도 있다. 또한, 캡핑층(160)은 절연물, 예를 들어 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다.
이하에서는, 게이트 전극막(130)과 매립형 워드라인(140)을 형성하는 재료에 대하여 상세하게 설명한다.
먼저, 게이트 전극막(130)은 폴리실리콘으로 형성할 수 있다. 일반적으로, 원자층증착법을 이용하여 폴리실리콘 막을 얇게 형성하는 경우, 실리콘 소스 가스 로서 SiH4 가스 또는 Si2H6 가스를 사용한다. 그러나, 트렌치의 폭이 50 nm 이하인 경우에는, 폴리실리콘 막의 두께가 불과 5 nm 정도만이 되어야 하는 제약이 따르게 된다. 상기 SiH4 가스 또는 Si2H6 가스를 이용하여 원자층 증착을 하는 경우에는 5 nm의 두께를 갖는 연속적인(continuous) 막을 형성하기 어렵다. 따라서, 5 nm 정도의 폭을 갖는 연속적인 폴리실리콘 막을 형성하기 위해서는, Si3H8 가스를 사용하여야 한다. 그러므로, 본 실시예의 게이트 전극막(130)이 폴리실리콘을 포함하고, 그 두께가 5 nm로 형성하는 경우에는, Si3H8 가스를 사용하여 원자층 증착을 수행한다.
게이트 전극막(130)은 폴리실리콘으로 형성한 경우에는, 매립형 워드라인(140)은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나, 또는 이들의 조합을 포함하여 형성할 수 있다.
또한, 게이트 전극막(130)은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나, 또는 이들의 조합을 포함하여 형성할 수 있다. 이 경우에는, 매립형 워드라인(140)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 및 루테늄(Ru) 중의 하나 또는 이들의 조합을 포 함하여 형성할 수 있으며, 이는 예시적으로 반드시 이에 한정되는 것은 아니다. 즉, 200 μΩcm 이하의 비저항을 갖는 금속을 모두 포함할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 게이트 구조를 포함하는 반도체 소자를 도시하는 단면도이다. 이하에서는 본 실시예의 특징을 명확하게 설명하기 위하여, 상술한 실시예와 중복되는 설명은 생략하기로 한다.
도 4를 참조하면, 매립형 워드라인(140)은 게이트 전극막(130)의 하부 표면에 형성되는 하부 매립형 워드라인(150)과 게이트 전극막(130)의 상부 표면에 형성되고 상기 하부 매립형 워드라인(150)과 다른 재질을 갖도록 형성되는 상부 매립형 워드라인(155)을 포함한다.
하부 매립형 워드라인(150)은 다음의 단계에 의하여 형성할 수 있다. 먼저, 트렌치(114)를 매립하도록 기판(110) 상에 제1 워드라인층(미도시)을 형성한다. 이어서, 기판(110)의 표면이 노출되도록 화학 기계적 연마(CMP)를 이용하여 상기 제1 워드라인층을 연마한다. 상기 연마된 제1 워드라인층을 상기 기판(110) 내로 리세스하여 하부 매립형 워드라인(150)을 형성한다.
이어서, 상부 매립형 워드라인(155)은 다음의 단계에 의하여 형성할 수 있다. 하부 매립형 워드라인(150)이 형성된 트렌치(114)를 매립하도록 기판(110) 상에 제2 워드라인층을 형성한다. 이어서, 기판(110)의 표면이 노출되도록 화학 기계적 연마(CMP)를 이용하여 상기 제2 워드라인층을 연마한다. 상기 연마된 제2 워드라인층을 기판(110) 내로 리세스하여 상부 매립형 워드라인(155)을 형성한다. 또한, 선택적으로 게이트 전극막(130)을 제2 워드라인층과 함께 리세스할 수 있다.
본 실시예에서, 게이트 전극막(130)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성할 수 있다. 또한, 게이트 전극막(130)은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나, 또는 이들의 조합을 포함하여 형성할 수 있다.
하부 매립형 워드라인(150)은 화학기상증착법(CVD), 물리기상증착법(PVD), 또는 원자층증착법(ALD)을 이용하여 형성할 수 있다. 또한, 하부 매립형 워드라인(150)은 폴리실리콘으로 형성될 수 있다. 원자층증착법을 이용하여 폴리실리콘으로 하부 매립형 워드라인(150)을 형성하는 경우에는 SiH4 가스, Si2H6 가스, 및 Si3H8 가스 중의 하나 또는 이들의 조합을 포함하는 가스를 실리콘 소스로서 이용할 수 있다.
한편, 상부 매립형 워드라인(155)은 화학기상증착법(CVD), 물리기상증착법(PVD), 또는 원자층증착법(ALD)을 이용하여 형성할 수 있다. 또한, 상부 매립형 워드라인(155)은 실리사이드, 예를 들어, CoSix, 또는 NiSix 을 포함하여 형성할 수 있으며, 이는 예시적으로 반드시 이에 한정되는 것은 아니다. 즉, 200 μΩcm 이하의 비저항을 갖는 실리사이드를 모두 포함할 수 있다.
또한, 상부 매립형 워드라인(155)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 및 루테늄(Ru) 중의 하나 또는 이들의 조합 을 포함하여 형성할 수 있으며, 이는 예시적으로 반드시 이에 한정되는 것은 아니다. 즉, 200 μΩcm 이하의 비저항을 갖는 금속을 모두 포함할 수 있다.
이와 같이 하부 매립형 워드라인(150)과 상부 매립형 워드라인(155)으로 구성된 매립형 워드라인(140)은 실리사이드 및 금속 재질의 상부 매립형 워드라인(155)에 의하여 워드라인의 저항값을 낮출 수 있고, 또한 매립형 워드라인(140) 전체를 실리사이드로 형성하는 것보다 확산거리가 짧아져 콘트롤이 용이한 장점이 있다. 또한, 매립형 워드라인(140)의 하부 매립형 워드라인(150)를 폴리실리콘으로 형성함으로써, 결과적으로 종횡비의 감소를 얻을 수 있으므로 상부 매립형 워드라인(155)을 형성하는 금속의 증착이 용이해지는 장점을 갖는다.
도 5는 본 발명에 따른 게이트 구조를 포함하는 반도체 소자의 게이트 전압-전류 특성을 도시하는 그래프이다.
도 5를 참조하면, 도 1에서 상술한 바와 같이, 선 A는 종래의 폴리실리콘 게이트 전극의 게이트 전압-전류 특성을 나타내고, 선 B는 도 1에 도시된 바와 같은 종래 기술에 의한 질화티타늄(TiN) 게이트 전극의 게이트 전압-전류 특성을 나타낸다. 선 C는 도 3a 내지 도 3e를 참조하여 상술한 본 발명의 일 실시예에 따라, 4 nm의 두께의 폴리실리콘을 게이트 전극막으로서 형성하고, 매립형 워드라인으로서 질화티타늄(TiN)을 형성한 소자의 게이트 전압-전류 특성을 나타낸다. 종래 기술과 관련하여 상술한 바와 같이, 선 B로 표시된 질화티타늄(TiN) 만으로 게이트 전극 및 워드라인을 형성하는 경우는 선 A로 표시된 폴리 실리콘으로 형성한 경우에 비하여 약 -3V 내지 -5V의 게이트 전압 영역에서 전류값이 높게 나타났다. 이는 질화티타늄(TiN) 만으로 게이트 전극 및 워드라인을 형성하는 경우에는 누설전류가 많아짐을 의미한다.
반면, 선 C로 도시된 바와 같이, 본 발명의 일 실시예에 따라, 4 nm의 두께의 폴리실리콘을 게이트 전극막으로서 형성하고, 매립형 워드라인으로서 질화티타늄(TiN)을 형성한 소자는, 약 -3V 내지 -5V의 게이트 전압 영역에서 전류 값이 선 A로 표시된 폴리 실리콘으로 형성한 경우에 비하여 거의 같게 나타났다. 이는 누설전류가 적음을 의미한다. 상기 결과는 반도체 소자의 신뢰성 열화와 직접적인 관계가 있다.
도 6은 본 발명에 따른 게이트 구조를 포함하는 반도체 소자의 게이트 절연막의 신뢰성 특성(time dependent dielectric breakdown, TDDB)을 도시하는 그래프이다.
도 6을 참조하면, 약 4 nm 두께의 게이트 산화막에 대한 DC 10년의 신뢰성 특성(TDDB)의 게이트 전압은 도 5의 선 A의 폴리실리콘 게이트 전극의 경우는 약 4.1V로 가장 높았으며, 도 5의 선 B의 질화티타늄(TiN) 게이트 전극은 약 3.2V로 가장 낮았다. 본 발명의 일 실시예에 따라, 약 4 nm 두께의 폴리실리콘과 질화티타늄(TiN)으로 게이트 전극 및 워드라인을 형성한 경우는 3.7V이었다. 따라서, 질화티타늄(TiN) 만으로 형성한 경우보다 신뢰성이 증가하였다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 게 있어 명백할 것이다.
본 발명의 매립형 워드라인 구조를 갖는 반도체 소자는, 게이트 전극 및 워드라인을 기판 내로 완전히 매립함으로써, 최종 반도체 소자의 높이를 감소시켜 보다 더 경박단소한 반도체 소자를 제공할 수 있다. 또한, 게이트 전극과 워드라인을 다른 재질로 형성함으로써, 질화티타늄막 형성에 기인하는 염소 이온에 의한 산화층의 열화를 방지할 수 있고, 이에 따라 반도체 소자의 특성열화를 방지할 수 있다.
Claims (20)
- 소자분리막에 의하여 한정되고 내부에 적어도 하나 이상의 리세스 채널을 형성하기 위한 트렌치가 형성된 활성영역을 포함하는 반도체 기판;상기 트렌치의 표면에 형성된 게이트 절연막;상기 게이트 절연막의 표면에 형성된 게이트 전극막; 및상기 게이트 전극막의 표면에 상기 트렌치를 매립하는 매립형 워드라인을 포함하고,상기 매립형 워드라인은 상기 게이트 전극막의 하부 표면에 형성되는 하부 매립형 워드라인과 상기 게이트 전극막의 상부 표면에 형성되고 상기 하부 매립형 워드라인과 다른 재질을 갖도록 형성되는 상부 매립형 워드라인을 포함하는 매립형 워드라인 구조를 갖는 반도체 소자.
- 제 1 항에 있어서, 상기 게이트 전극막, 상기 상부 매립형 워드라인, 또는 이들 모두의 상에 형성되고 그 상부 표면이 상기 기판의 표면보다 돌출되지 않도록 형성된 캡핑층을 더 포함하는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자.
- 제 1 항에 있어서, 상기 트렌치는 10 내지 100 nm의 범위의 폭을 갖는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자.
- 제 1 항에 있어서, 상기 게이트 전극막은 1 내지 10 nm의 범위의 두께를 갖는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자.
- 제 1 항에 있어서, 상기 게이트 전극막은 폴리실리콘, 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나, 또는 이들로부터 선택된 둘 이상의 적층 조합을 포함하는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자.
- 제 1 항에 있어서, 상기 하부 매립형 위드라인은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나, 또는 이들로부터 선택된 둘 이상의 적층 조합을 포함하는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자.
- 제 1 항에 있어서, 상기 하부 매립형 위드라인은 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 및 루테늄(Ru) 중의 하나 또는 그 이상을 포함하는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자.
- 제 1 항에 있어서, 상기 하부 매립형 위드라인은 폴리실리콘을 포함하는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자.
- 제 1 항에 있어서, 상기 상부 매립형 위드라인은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나, 또는 이들로부터 선택된 둘 이상의 적층 조합을 포함하는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자.
- 제 1 항에 있어서, 상기 상부 매립형 위드라인은 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 및 루테늄(Ru) 중의 하나 또는 그 이상을 포함하는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자.
- 제 1 항에 있어서, 상기 상부 매립형 워드라인은 실리사이드를 포함하는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자.
- 제 1 항에 있어서, 상기 게이트 절연막은 열산화에 의하여 형성된 열산화막인 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자.
- 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계;상기 활성영역에 적어도 하나 이상의 리세스 채널을 형성하기 위한 트렌치를 형성하는 단계;상기 트렌치의 표면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막의 표면에 게이트 전극막을 형성하는 단계; 및상기 게이트 전극막의 표면에 상기 트렌치를 매립하는 매립형 워드라인을 형성하는 단계를 포함하고,상기 매립형 워드라인을 형성하는 단계는,상기 게이트 전극막의 하부 표면에 하부 매립형 워드라인을 형성하는 단계; 및상기 게이트 전극막의 상부 표면에 형성되고 상기 하부 매립형 워드라인과 다른 재질을 갖는 상부 매립형 워드라인을 형성하는 단계를 포함하는 매립형 워드라인 구조를 갖는 반도체 소자의 제조방법.
- 제 13 항에 있어서, 상기 매립형 워드라인을 형성하는 단계 이후에,상기 게이트 전극막, 상기 상부 매립형 워드라인, 또는 이들 모두의 상에 형성되고 그 상부 표면이 상기 기판의 표면보다 돌출되지 않는 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자의 제조방법.
- 제 13 항에 있어서, 상기 매립형 워드라인을 형성하는 단계는;상기 트렌치를 매립하도록 상기 기판 상에 상기 상부 및 하부 매립형 위드라인들을 포함하는 워드라인층을 형성하는 단계;상기 기판의 표면이 노출되도록 화학 기계적 연마(chemical mechanical polishing, CMP) 및 건식식각을 이용한 에치백(etch-back)을 이용하여 상기 워드라인층을 연마하는 단계; 및상기 연마된 워드라인층을 상기 기판 내로 리세스하는 단계를 포함하는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자의 제조방법.
- 제 13 항에 있어서, 상기 게이트 전극막은 화학기상증착법(chemical vapor deposition, CVD) 또는 원자층증착법(atomic layer deposition, ALD)을 이용하여 형성하는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자의 제조방법.
- 제 16 항에 있어서, 상기 게이트 전극막은 Si3H8을 실리콘 소스가스로 사용한 원자층증착법을 이용하여 형성된 폴리실리콘을 포함하는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자의 제조방법.
- 제 13 항에 있어서, 상기 상부 및 하부 매립형 워드라인들은 화학기상증착법(CVD), 물리기상증착법(physical vapor deposition, PVD), 또는 원자층증착법(ALD)을 이용하여 형성하는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자의 제조방법.
- 제 13 항에 있어서, 상기 하부 매립형 워드라인을 형성하는 단계는;상기 트렌치를 매립하도록 상기 기판 상에 제1 워드라인층을 형성하는 단계;상기 기판의 표면이 노출되도록 화학 기계적 연마(CMP) 또는 건식식각을 이용한 에치백을 이용하여 상기 제1 워드라인층을 연마하는 단계;상기 연마된 제1 워드라인층을 상기 기판 내로 리세스하여 하부 매립형 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자의 제조방법.
- 제 13 항에 있어서, 상기 상부 매립형 워드라인을 형성하는 단계는;상기 하부 매립형 워드라인이 형성된 트렌치를 매립하도록 상기 기판 상에 제2 워드라인층을 형성하는 단계;상기 기판의 표면이 노출되도록 화학 기계적 연마(CMP) 또는 건식식각을 이용하여 상기 제2 워드라인층을 연마하는 단계; 및상기 연마된 제2 워드라인층을 상기 기판 내로 리세스하여 상부 매립형 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 매립형 워드라인 구조를 갖는 반도체 소자의 제조방법.
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