KR101213811B1 - 반도체 소자 및 그의 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 66
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 13
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 32
- 238000000151 deposition Methods 0.000 claims description 26
- 238000010926 purge Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- 230000008021 deposition Effects 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- 238000011065 in-situ storage Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 abstract description 39
- 239000002356 single layer Substances 0.000 abstract description 8
- 239000010408 film Substances 0.000 description 41
- 239000000460 chlorine Substances 0.000 description 24
- 230000004888 barrier function Effects 0.000 description 8
- 239000007789 gas Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000012491 analyte Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
본 발명의 반도체 소자는 반도체 기판 내에 매립된 구비된 트렌치 상부에 형성된 게이트 절연막과, 상기 게이트 절연막 상부에 형성되며 상기 트렌치 일부를 매립하는 단일층으로 형성된 버퍼층 및 게이트 전극을 포함하여, 게이트 절연막이 열화되는 것을 방지하고, 쓰루풋을 향상시키면서 버퍼층과 게이트 전극이 단일층으로 형성된 매립형 게이트를 형성하여 공정을 단순화 시킬 수 있는 효과를 제공한다.
Description
본 발명은 매립형 게이트를 포함하는 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 TiN 단일층으로 형성되는 매립형 게이트를 포함하는 반도체 소자 및 그의 형성 방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 트렌치의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
한편, 도 1은 종래기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판(10)을 식각하여 매립형 게이트 예정 영역을 정의하는 트렌치(T)를 형성한다. 그리고, 트렌치(T)의 바닥면과 내측면에 게이트 절연막(12)을 형성한다. 이어서, 게이트 절연막(12) 상부에 배리어막(14) 및 게이트 전극(16)을 형성한 후, 게이트 전극(14), 배리어막(14) 및 게이트 절연막(12)에 에치백하여 매립형 게이트를 형성한다. 일반적으로, 배리어막(14)은 티타늄 질화막으로 형성되고, 게이트 전극(16)은 텅스텐(W)으로 형성된다.
배리어막(14)으로 형성되는 티타늄 질화막은 공정시간이 많이 소요되어 생산성이 좋지 못하며, 배리어막(14)과 게이트 전극(16)은 서로 다른 종류의 금속으로 형성되므로 이를 동시에 에치백하는데는 어려움이 있다.
따라서, 공정의 단순화를 위해서는 배리어막(14)과 게이트 전극(16)을 동일한 물질로 형성하는 것이 좋으며, 에치백을 수행할 때도 공정상 어려움이 감소한다. 그러나, 배리어막(14)과 게이트 전극(16)을 동일한 물질으로 형성하기 위하여 제안되는 물질은 게이트 절연막(12)을 열화시키는 문제가 있다. 특히, 동일한 물질로 제안되는 물질은 Cl(염소)의 함량(ex Cl=1.3%)이 높아 열 공정 시 Cl을 산화시켜 게이트 전극(16)의 저항을 증가시킨다. Cl의 함량을 낮추기 위해 열 공정 시 온도를 증가시키고 증착시간을 감소시키는 방법이 제안되고 있지만, Cl을 제거하기 위한 공정에서 수행되는 질화공정의 시간이 증가되어 전체 프로세스 타임이 증가하고 배리어막(14)과 게이트 전극(16)을 동일한 물질로 형성하기 어려운 문제가 있다.
본 발명은 매립형 게이트 형성공정의 단순화시키기 위하여 단일층으로 매립형 게이트를 형성하는 경우 게이트 전극의 저항이 증가하고, 게이트 절연막이 열화되는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판 내에 형성된 트렌치 표면에 형성된 게이트 절연막과, 상기 게이트 절연막 상부에 형성되며 상기 트렌치 일부를 매립하는 단일층으로 형성된 버퍼층 및 게이트 전극을 포함하는 것을 특징으로 한다.
이때, 상기 버퍼층 및 상기 게이트 전극은 TiN을 포함하는 것을 특징으로 한다.
그리고, 상기 버퍼층은 상기 게이트 전극보다 Cl 함량이 낮은 것을 특징으로 한다.
그리고, 상기 버퍼층은 Cl 함량이 0.1 내지 0.3%인 것을 특징으로 한다.
그리고, 상기 게이트 전극은 Cl 함량이 0.8 내지 1.0%인 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판 내에 형성된 트렌치 표면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상부에 버퍼층을 형성하는 단계와, 상기 버퍼층 상부에 상기 버퍼층과 단일층으로 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 버퍼층을 형성하는 단계 이전 상기 트렌치 표면에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 버퍼층을 형성하는 단계는 순차흐름증착(SFD,Sequential Flow Deposition) 방식으로 형성되는 것을 특징으로 한다.
그리고, 상기 버퍼층을 형성하는 단계는 670℃ 내지 690℃에서 수행되는 것이 바람직한 것을 특징으로 한다.
그리고, 상기 버퍼층을 형성하는 단계는 퍼지(Purge)하는 단계와, TiN막을 증착하는 단계와, 상기 퍼지하는 단계와, NH3를 플로우(flow)하는 단계를 반복수행하는 것을 특징으로 한다.
그리고, 상기 TiN막을 증착하는 단계는 TiCl4와 NH3의 가스플로우의 분위기에서 수행되는 것을 특징으로 한다.
그리고, 상기 TiCl4의 유량과 상기 NH3의 유량은 동일한 비율을 갖는 것을 특징으로 한다.
그리고, 상기 TiN막을 증착하는 단계는 Cl함량을 0.1 내지 0.3%로 하는 것을 특징으로 한다.
그리고, 상기 게이트 전극을 형성하는 단계는 상기 버퍼층을 형성하는 단계 이후 인시츄(in-situ)로 수행되는 것을 특징으로 한다.
그리고, 상기 게이트 전극을 형성하는 단계는 순차흐름증착(SFD,Sequential Flow Deposition) 방식으로 형성되는 것을 특징으로 한다.
그리고, 상기 게이트 전극을 형성하는 단계는 670℃ 내지 690℃에서 수행되는 것이 바람직한 것을 특징으로 한다.
그리고, 상기 게이트 전극을 형성하는 단계는 퍼지(Purge)하는 단계와, TiN막을 증착하는 단계와, 상기 퍼지하는 단계와, NH3를 플로우(flow)하는 단계를 반복수행하는 것을 특징으로 한다.
그리고, 상기 TiN막을 증착하는 단계는 TiCl4와 NH3의 가스플로우의 분위기에서 수행되는 것을 특징으로 한다.
그리고, 상기 TiN막을 증착하는 단계는 Cl함량을 0.8 내지 1.0%로 하는 것을 특징으로 한다.
그리고, 상기 게이트 전극을 형성하는 단계 이후 상기 버퍼층 및 상기 게이트 전극을 동시에 에치백하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 게이트 절연막이 열화되는 것을 방지하고, 쓰루풋을 향상시키면서 버퍼층과 게이트 전극이 단일층으로 형성된 매립형 게이트를 형성하여 공정을 단순화 시킬 수 있는 효과를 제공한다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이고, 도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 반도체 기판(100) 상에 형성된 게이트 절연막(102)과, 게이트 절연막(102) 상부에 형성된 버퍼층(104) 및 게이트 전극(106)이 단일층으로 형성된 매립형 게이트를 포함한다. 여기서, 버퍼층(104)과 게이트 전극(106)은 TiN막을 포함하는 것이 바람직하다. 이때, 버퍼층(104)은 Cl 함량이 0.1 내지 0.3%인 TiN막인 것이 바람직하고, 게이트 전극(106)은 Cl 함량이 0.8 내지 1.0%인 TiN막인 것이 바람직하다. 버퍼층(104)은 게이트 절연막(102)과의 계면 접착성을 향상시키기 위하여 게이트 전극(106) 보다 Cl 함량이 낮은 물질을 적용하는 것이 바람직하다.
Cl 함량이 높은 경우에는 Cl 함량을 낮추기 위하여 질화(nitridation) 시간을 상향시켜야 하므로 게이트 전극(106)을 형성할 때 공정시간을 낮출 수 있는 조건으로 형성하는 것이 바람직하다. 보다 자세한 내용은 도 3a 내지 도 3c를 참조하여 설명하기로 한다.
도 3a에 도시된 바와 같이, 반도체 기판(100)에 형성된 트렌치(T) 표면에 게이트 절연막(102) 및 버퍼층(104)을 형성한다.
버퍼층(104)은 순차흐름증착(SFD,Sequential Flow Deposition) 방식으로 형성되는 것이 바람직하다. 보다 구체적으로 순차흐름증착방식은 퍼지(Purge)하는 단계, TiN막을 증착하는 단계, 퍼지하는 단계 및 NH3를 플로우(flow)하는 단계를 반복 수행하는 것이 바람직하며, 670℃ 내지 690℃에서 수행되는 것이 바람직하다. 이때, TiN막을 증착하는 단계는 TiCl4와 NH3의 가스플로우의 분위기에서 수행되는 것이 바람직하다. 또한, TiCl4의 유량은 50sccm 내지 70sccm으로 하는 것이 바람직하고, NH3의 유량도 50sccm 내지 70sccm으로 TiCl4의 유량과 동일한 비율을 유지하도록 하는 것이 바람직하다. 또한, TiN막을 증착하는 단계는 2.5초 내지 3.5초동안 수행되는 것이 바람직하고, NH3를 플로우하는 단계는 7초 내지 9초동안 수행되는 것이 바람직하다.
TiN 막의 Cl의 함량은 0.1 내지 0.3%인 것이 바람직한데, 여기서, Cl의 함량은 AES(Atomic Emission Spectrometer)을 이용한 TiN막을 분석하여 검출되는 모든 분석 원소 성분의 합을 100%로 보았을 때의 함량을 나타낸 것이다. 예를 들면, TiN막의 AES 분석 결과가 티타늄(Ti) 45%, 질소(N) 45%, 염소(Cl) 5%, 산소(O) 5% 로 검출되는 경우, Cl의 함량은 5%라고 본다. 본 발명에 따른 0.1 내지 0.3%는 상술한 분석 결과를 참조하여 이해되는 것이 바람직하다.
도 3b에 도시된 바와 같이, 버퍼층(104) 상부에 게이트 전극(106)을 형성한다. 게이트 전극(106)은 버퍼층(104)과 마찬가지로 순차흐름증착 방식으로 형성되는 것이 바람직하고, 게이트 전극(106)은 버퍼층(104)과 인시츄(in-situ)로 형성되는 것이 바람직하다. 여기서, 인시츄는 한 챔버 내에서 웨이퍼의 아웃없이 한번에 형성하는 공정을 의미하므로, 본 발명에 따른 버퍼층(104)와 게이트 전극(106)을 형성할 때는 종래와 같이 웨이퍼가 들어가고 나가는 시간을 절약할 수 있으므로 공정시간을 효과적으로 단축시킬 수 있는 잇점이 있다. 따라서, 본 발명에서 사용되는 인시츄는 하이 쓰루풋에 일조하는 공정으로 볼 수 있다. 게다가, 인시츄 공정은 동일 챔버내에서 순차적으로 이루어지므로 웨이퍼가 들어가고 나가는 과정에서 박막 표면에서 산화막이 발생되는 것을 근본적으로 방지할 수 있어 우수한 계면특성을 얻어 반도체 소자의 특성을 향상시킬 수 있다.
보다 구체적으로 게이트 전극(106)은 퍼지(Purge)하는 단계, TiN막을 증착하는 단계, 퍼지하는 단계 및 NH3를 플로우(flow)하는 단계를 반복 수행하여 형성되는 것이 바람직하며, 670℃ 내지 690℃에서 수행되는 것이 바람직하다. 이때, TiN막의 증착은 TiCl4와 NH3의 가스플로우의 분위기에서 수행되는 것이 바람직하다. 또한, TiCl4의 유량은 50sccm 내지 70sccm으로 하는 것이 바람직하고, NH3의 유량은 170sccm 내지 190sccm으로 TiCl4의 유량보다 높은 유량으로 처리하는 것이 바람직하다. 또한, TiN막을 증착하는 단계는 2.5초 내지 3.5초동안 수행되는 것이 바람직하고, NH3를 플로우하는 단계는 7초 내지 9초동안 수행되는 것이 바람직하다.
게이트 전극(106)인 TiN 막의 Cl의 함량은 0.8 내지 1.0%인 것이 바람직하다. 여기서, TiN 막에 함유된 Cl의 함량은 버퍼층(104)에 함유된 Cl의 함량보다 높기 때문에 상술한 바와 같이 TiCl4의 유량보다 NH3 플로우시 유량을 증가시켜 처리하는 것이 바람직하다.
이후, 도시되지는 않았지만 버퍼층(104) 및 게이트 전극(106)에 에치백을 수행하여 반도체 기판 내에 형성된 트렌치를 일부 매립하도록 한다. 종래 기술에서는 버퍼층으로 적용된 TiN과 게이트 전극으로 적용된 W이 서로 다른 물질이므로 트렌치 일부를 매립하도록 수행되는 에치백 이전 평탄화 식각 공정이 반드시 수반되어야 한다. 하지만, 본 발명은 버퍼층과 게이트 전극이 단일층으로 형성되기 때문에 평탄화 식각공정은 불필요하여 평탄화 식각공정에 소요되는 시간만큼을 절약할 수 있다. 그러므로, 공정 단순화에 유리하며, 이 역시 공정시간이 감소하는데 일조할 수 있다.
상술한 바와 같이 본 발명은 Cl의 함량을 높지 않게 하여 게이트 절연막과의 계면 접착성의 특성을 양호하게 하면서, 버퍼층과 게이트 전극을 동일한 물질로 형성되도록 하여 종래기술에 수행되었던 평탄화 식각 공정을 생략할 수 있도록 하여 공정을 단순화시킬 수 있는 효과를 제공한다.
Claims (21)
- 반도체 기판 내에 형성된 트렌치 표면에 형성된 게이트 절연막;
상기 게이트 절연막 상부에 형성된 버퍼층; 및
상기 트렌치 일부를 매립하며 상기 버퍼층과 동일한 물질을 포함하는 게이트 전극을 포함하되, 상기 게이트 전극의 Cl 함량은 상기 버퍼층의 Cl 함량에 비해 높은 함량을 갖는 것을 특징으로 하는 반도체 소자. - 삭제
- 청구항 1에 있어서,
상기 버퍼층 및 상기 게이트 전극은 TiN을 포함하며, 상기 TiN의 원소성분 중 하나는 Cl인 것을 특징으로 하는 반도체 소자. - 삭제
- 청구항 1에 있어서,
상기 버퍼층은
Cl 함량이 0.1 내지 0.3%인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 게이트 전극은
Cl 함량이 0.8 내지 1.0%인 것을 특징으로 하는 반도체 소자. - 반도체 기판 내에 형성된 트렌치 표면에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상부에 버퍼층을 형성하는 단계; 및
상기 트렌치 일부를 매립하며 상기 버퍼층과 동일한 물질을 포함하는 게이트 전극을 형성하는 단계를 포함하되, 상기 게이트 전극의 Cl 함량은 상기 버퍼층의 Cl 함량에 비해 높은 함량을 갖는 것을 특징으로 하는 반도체 소자의 형성 방법. - 삭제
- 청구항 7에 있어서,
상기 버퍼층을 형성하는 단계는
순차흐름증착(SFD,Sequential Flow Deposition) 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 7에 있어서,
상기 버퍼층을 형성하는 단계는
670℃ 내지 690℃에서 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 7에 있어서,
상기 버퍼층을 형성하는 단계는
퍼지(Purge)하는 단계;
TiN막을 증착하는 단계;
상기 퍼지하는 단계; 및
NH3를 플로우(flow)하는 단계를 반복수행하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 11에 있어서,
상기 TiN막을 증착하는 단계는
TiCl4와 NH3의 가스플로우의 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 12에 있어서,
상기 TiN막을 증착하는 단계는
상기 TiCl4의 유량과 상기 NH3의 유량은 동일한 비율을 갖는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 11에 있어서,
상기 TiN막을 증착하는 단계는
Cl함량을 0.1 내지 0.3%로 하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 7에 있어서,
상기 게이트 전극을 형성하는 단계는
상기 버퍼층을 형성하는 단계 이후 인시츄(in-situ)로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 7에 있어서,
상기 게이트 전극을 형성하는 단계는
순차흐름증착(SFD,Sequential Flow Deposition) 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 7에 있어서,
상기 게이트 전극을 형성하는 단계는
670℃ 내지 690℃에서 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 7에 있어서,
상기 게이트 전극을 형성하는 단계는
퍼지(Purge)하는 단계;
TiN막을 증착하는 단계;
상기 퍼지하는 단계; 및
NH3를 플로우(flow)하는 단계를 반복수행하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 18에 있어서,
상기 TiN막을 증착하는 단계는
TiCl4와 NH3의 가스플로우의 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 18에 있어서,
상기 TiN막을 증착하는 단계는
Cl함량을 0.8 내지 1.0%로 하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 7에 있어서,
상기 게이트 전극을 형성하는 단계 이후
상기 버퍼층 및 상기 게이트 전극을 동시에 에치백하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100034755A KR101213811B1 (ko) | 2010-04-15 | 2010-04-15 | 반도체 소자 및 그의 형성 방법 |
| US12/978,181 US8536644B2 (en) | 2010-04-15 | 2010-12-23 | Semiconductor device having a buried gate and method for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100034755A KR101213811B1 (ko) | 2010-04-15 | 2010-04-15 | 반도체 소자 및 그의 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110115318A KR20110115318A (ko) | 2011-10-21 |
| KR101213811B1 true KR101213811B1 (ko) | 2012-12-18 |
Family
ID=44787611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100034755A KR101213811B1 (ko) | 2010-04-15 | 2010-04-15 | 반도체 소자 및 그의 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8536644B2 (ko) |
| KR (1) | KR101213811B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100831679B1 (ko) * | 2006-12-14 | 2008-05-22 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 형성방법 |
| KR100855857B1 (ko) | 2007-04-13 | 2008-09-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030072884A1 (en) * | 2001-10-15 | 2003-04-17 | Applied Materials, Inc. | Method of titanium and titanium nitride layer deposition |
| US20040013803A1 (en) * | 2002-07-16 | 2004-01-22 | Applied Materials, Inc. | Formation of titanium nitride films using a cyclical deposition process |
| KR100855967B1 (ko) * | 2007-01-04 | 2008-09-02 | 삼성전자주식회사 | 매립형 워드라인 구조를 갖는 반도체 소자 및 그 제조방법 |
| KR100868768B1 (ko) * | 2007-02-28 | 2008-11-13 | 삼성전자주식회사 | Ｃｍｏｓ 반도체 소자 및 그 제조방법 |
| US7804130B1 (en) * | 2008-08-26 | 2010-09-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned V-channel MOSFET |
-
2010
- 2010-04-15 KR KR1020100034755A patent/KR101213811B1/ko not_active IP Right Cessation
- 2010-12-23 US US12/978,181 patent/US8536644B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100831679B1 (ko) * | 2006-12-14 | 2008-05-22 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 형성방법 |
| KR100855857B1 (ko) | 2007-04-13 | 2008-09-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8536644B2 (en) | 2013-09-17 |
| KR20110115318A (ko) | 2011-10-21 |
| US20110254083A1 (en) | 2011-10-20 |
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