KR100831679B1 - 반도체소자의 비트라인 형성방법 - Google Patents

반도체소자의 비트라인 형성방법 Download PDF

Info

Publication number
KR100831679B1
KR100831679B1 KR1020060128230A KR20060128230A KR100831679B1 KR 100831679 B1 KR100831679 B1 KR 100831679B1 KR 1020060128230 A KR1020060128230 A KR 1020060128230A KR 20060128230 A KR20060128230 A KR 20060128230A KR 100831679 B1 KR100831679 B1 KR 100831679B1
Authority
KR
South Korea
Prior art keywords
layer
bit line
tungsten
forming
argon gas
Prior art date
Application number
KR1020060128230A
Other languages
English (en)
Inventor
노일철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060128230A priority Critical patent/KR100831679B1/ko
Application granted granted Critical
Publication of KR100831679B1 publication Critical patent/KR100831679B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Abstract

본 발명에 따른 반도체소자의 비트라인 형성방법은, 비비트라인콘택홀이 형성된 반도체기판 상에 비트라인접착층으로서 티타늄(Ti)층 및 티타늄나이트라이드(TiN)층을 형성한다. 상기 비트라인접착층 상에 아르곤 가스를 텅스텐타겟에 스퍼터링시키면서, 아르곤가스는 97 내지 97.5%의 분압으로 제공하고, 아르곤가스와 함께 2.5 내지 3%의 분압으로 산소가스를 공급하여 산소가 함유된 비정질의 텅스텐버퍼층을 형성하고, 비트라인콘택홀이 매립되게 화학적기상증착방법을 이용하여 텅스텐막을 증착하여 비트라인층을 형성하는 반도체소자의 비트라인 형성방법을 제시한다.
비트라인, 버퍼층, 비트라인콘택, 물리기상증착방법

Description

반도체소자의 비트라인 형성방법{Method of fabricating bit line in semicondutor device}
도 1 내지 도 4는 본 발명에 따른 반도체소자의 비트라인 형성방법을 설명하기 위해 나타내 보인 단면도들이다.
본 발명은 반도체소자의 형성방법에 관한 것으로, 보다 상세하게는 반도체소자의 비트라인 형성방법에 관한 것이다.
최근 디램(DRAM)과 같은 반도체소자가 고집적화됨에 따라, 비트라인의 저항 및 기생커패시턴스에 의한 신호지연 현상이 발생되어 동작 속도가 저하되는 등 다양한 문제점이 부각되고 있다. 특히, 기생커패시턴스는 반도체소자의 여러부분에 존재하면서 동작속도의 지연을 야기하고 있으며, 이러한 기생커패시턴스 중의 하나가 비트라인과 비트라인 사이에 존재하는 절연막에 의한 비트라인 주변커패시턴스를 들 수 있다.
비트라인 주변커패시턴스를 줄이기 위해, 비트라인 두께를 감소시키게 되고, 감소된 비트라인의 두께에 의한 저항증가를 보상하고 면저항을 감소시키기 위 해 저항이 낮은 텅스텐을 사용하여 비트라인을 형성하는 방법이 사용되고 있다.
이 방법은 B2H6와 WF6 가스를 소스가스로 사용하여 원자층증착(AlD;atomic layer deposition) 또는 피.엔.엘(PNL;pulsed nucleation layer) 방식으로 핵생성층 (nucleation layer)을 형성하여 큰 그레인(grain) 사이즈를 갖는 텅스텐막을 형성함으로써, 비저항을 감소시킬 수 있다. 이렇게 형성된 텅스텐막은 큰 그레인 사이즈를 갖기 때문에 하부에 형성된 장벽층과의 접착 특성이 좋지않는 단점이 있다.
그런데, 버퍼층 형성시 사용된 B2H6 가스로 인해, 핵생성층은 다량의 보론을 함유하게 되고, 함유된 보론은 텅스텐층과의 접착력(adhesion)을 감소시켜 텅스텐층의 들뜸(lifting) 현상을 유발시키게 된다. 또한, 작은 사이즈의 비트라인 콘택홀을 매립하기 위해 장벽층과 텅스텐 핵생성층의 두께를 감소시키게 되는데, 이에 따라 소스가스로 사용된 WF6 가스가 장벽층인 티타늄층 및 티타늄나이트라이드층으로 침투하게 된다. 티타늄층 및 타늄나이트라이드층으로 침투된 WF6 가스는 티타늄과 반응하여 저항이 높은 TiF4 을 생성시키고, 이로 인해 폭발성 결함(volcano defect)이 발생하여 비트라인의 저항이 증가한다.
본 발명이 이루고자 하는 기술적 과제는, 비트라인의 버퍼층으로 인해 발생되는 문제점을 방지할 수 있는 반도체소자의 비트라인 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 비트라인 형성방법은, 비비트라인콘택홀이 형성된 반도체기판 상에 비트라인접착층으로서 티타늄(Ti)층 및 티타늄나이트라이드(TiN)층을 형성하는 단계; 상기 비트라인접착층 상에 아르곤 가스를 텅스텐타겟에 스퍼터링시키면서, 상기 아르곤가스는 97 내지 97.5%의 분압으로 제공하고, 상기 아르곤가스와 함께 2.5 내지 3%의 분압으로 산소가스를 공급하여 산소가 함유된 비정질의 텅스텐버퍼층을 형성하는 단계; 및 상기 비트라인콘택홀이 매립되게 화학적기상증착방법을 이용하여 텅스텐막을 증착하여 비트라인층을 형성하는 단계를 포함한다.
삭제
삭제
삭제
상기 텅스텐버퍼층은 14~16 원자량%의 산소가 포함되도록 형성하는 것이 바람직하다.
삭제
삭제
상기 비트라인층은 원자층증착(ALD)방법 또는 피.엔.엘(PNL)을 이용하여 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설 명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1 내지 도 4는 본 발명에 따른 반도체소자의 비트라인 형성방법을 설명하기 위해 나타내 보인 단면도들이다.
도 1을 참조하면, 반도체기판(100) 상에 게이트전극(110)을 형성한다. 구체적으로, 게이트절연층을 형성하고, 게이트절연층 상에 게이트전극을 위한 도전층을 형성한 후, 도전층 상에 하드마스크층을 형성한다.
포토리소그래피(photoliothography) 과정을 이용하여, 하드마스크층, 도전층 등을 순차적으로 패터닝하여 게이트스택 구조를 형성한다. 도전층은 도전성 폴리실리콘층 및 텅스텐실리사이드층을 포함하여 형성할 수 있다. 하드마스크층은 실리콘질화물과 같은 절연층을 포함하여 형성할 수 있다.
게이트전극(110)의 측벽에 스페이서(111)를 형성한다. 구체적으로, 게이트스택을 덮는 절연막을 형성한 후, 절연막을 이방성식각하여 게이트전극 측벽을 보호하는 스페이서(111)를 형성한다. 스페이서(111)는 실리콘질화막을 포함하여 형성할 수 있다. 이방성 식각은 에치백(etch back) 과정으로 수행될 수 있다.
스페이서(111) 상에 게이트전극(110)을 덮는 제1 층간절연막(120)을 형성한 후, 제1 층간절연막(120)을 평탄화한다. 제1 층간절연막(120)은 실리콘산화물과 같은 절연물질을 포함하여 형성할 수 있다. 평탄화는 예컨대, 화학적기계적연 마(chemical mechanical polishing)공정을 이용하여 수행될 수 있다.
게이트전극(110)과 게이트전극(110) 사이의 소정 영역에, 랜딩플러그콘택(121)을 형성한다. 구체적으로, 제1 층간절연막(120)을 선택적으로 관통하는 랜딩플러그콘택홀을 형성한다. 랜딩플러그콘택홀을 채우는 랜딩플러그콘택용 물질막을 형성한 후, 평탄화하여 반도체기판과 비트라인콘택을 연결하는 랜딩플러그콘택(121)을 형성한다.
랜딩플러그콘택홀은 자기정렬콘택(SAC;Self Aligned Contact) 식각과정으로 형성될 수 있다. 예컨대, 자기정렬식각과정에 의해 노출된 게이트전극(110)의 하드마스크층 및 스페이서(111)는 게이트전극(110)을 보호하는 식각장벽층일 수 있다. 랜딩플러그콘택용 물질막은 폴리실리콘을 포함하여 형성할 수 있다. 평탄화는 화학적기계적연마(CMP;chemical mechanical polishing)공정을 이용하여 수행될 수 있다. 이때, 게이트스택의 하드마스크층이 노출될 수 있다. 랜딩플러그콘택(121)은 반도체기판(100)의 활성영역과 연결된 콘택패드 또는 콘택플러그로 이해될 수 있다.
게이트전극(110)이 분리된 반도체기판(100) 상에 제2 층간절연막(130)을 형성한다. 제2 층간절연막(130) 상에 비트라인콘택홀을 형성하기 위한 식각마스크(131)를 포토리소그래피 과정을 수행하여 형성한다. 식각마스크(131)는 비트라인콘택홀이 형성될 영역의 제2 층간절연막의 표면이 노출되게 형성될 수 있다.
식각마스크(131)에 의해 노출된 제2 층간절연막(130)을 식각하여 랜딩플러그콘택(121)를 노출하는 비트라인콘택홀(140)을 형성한다. 비트라인콘택홀(140)에 의 해 노출된 영역은 반도체기판(100)의 활성영역이나 반도체기판(100)의 활성영역과 연결된 콘택패드를 포함할 수 있다.
도 2를 참조하면, 식각마스크를 제거한 후, 비트라인콘택홀(140)이 형성된 반도체기판(100) 상에 비트라인접착층(150)을 형성한다. 비트라인접착층(150)은 티타늄(Ti)층(151) 및 티타늄나이트라이드(TiN)층(152)을 포함하여 형성될 수 있다. 티타늄층(151)은 랜딩플러그콘택(121)과 티타늄나이트라이드층(152)과의 접촉성을 증가시킬 수 있다. 티타늄나이트라이드층(152)은 티타늄층의 티타늄과 비트라인층 형성시, 사용되는 WF6 가스의 F와의 반응을 방지하는 배리어층일 수 있다.
비트라인접착층(150)이 형성된 반도체기판(100)에 대해 급속열처리공정을 수행한다. 급속열처리공정에 의해 티타늄층(151)은 랜딩플러그콘택(121) 또는 반도체기판(100)의 실리콘과 반응하여 티타늄실리사이드(TiSiX)로 될 수 있다.
도 3을 참조하면, 비트라인접착층(150)이 형성된 반도체기판(100) 상에 PVD(physical vapor deposition) 방식으로 비정질(amorphous)구조의 텅스텐버퍼층(160)을 형성한다. 비정질 구조의 텅스텐버퍼층(160)은 후속 비트라인층 예컨대, 텅스텐층의 접착성을 개선하여 들뜸을 억제하고 WF6 가스의 Ti의 반응에 의한 폭발성 결함을 억제시 킬 수 있다. 또한, 후속 공정에서 형성되는 텅스텐층의 그레인(grain) 사이즈를 크게 하여 텅스텐층의 비저항을 낮추고, 비트라인의 저항을 감소시켜 반도체소자의 동작 속도를 증가시킬 수 있다.
구체적으로, 텅스텐버퍼층(160)은 텅스텐타겟에 아르곤(Ar) 가스를 물리적으 로 충돌시켜 타겟으로부터 방출된 텅스텐이 반도체기판에 증착되는 방식으로 형성한다. 이때, 산소(O2)가스를 함께 주입시켜, 아르곤가스와 산소 가스를 동시에 충돌시킨다. 아르곤가스와 부분압력(partial pressure)은 97~ 98.5%로 조절하여 공급할 수 있다. 산소가스의 부분압력은 2.5~3%로 조절하여 공급할 수 있다. 텅스텐버퍼층(160)은 50~100Å 두께로 형성될 수 있다. 텅스텐버퍼층(160)은 텅스텐에 대한 산소의 조성비가 14~16 원자(atom)%가 되도록 형성될 수 있다. 텅스텐버퍼층(160)을 O2를 첨가하여 형성함으로써, 비정질 구조의 텅스텐버퍼층(160)으로 형성할 수 있다. 이러한 비정질 구조의 텅스텐버퍼층(160)은 440℃를 넘지않는 온도에서 열적 안정성(thermal stability)이 유지될 수 있으며, 720℃의 온도에서 결정화가 시작될 수 있다. O2가 포함된 텅스텐막은 온도가 증가할수록 반대의(negative) 특성을 보이는데, 이는 비정질 구조의 금속 또는 합금과 동일한 특성이 될 수 있다.
텅스텐버퍼층(160) 상에 비트라인콘택홀이 매립되게 비트라인콘택 및 비트라인역할을 하는 텅스텐층(170)을 형성한다. 텅스텐층(170)은 화학기상증착방법을 이용하여 형성할 수 있는데, 예를들어 원자층증착방법 또는 피.엔.엘 방법에 의해 형성할 수 있다. 이때, 텅스텐층(170)을 형성하기 위한 소스가스로써, SiH4, H2 및 WF6을 반응시킬 수 있다. 텅스텐층(170) 상에 하드마스크층(180)을 형성한다. 하드마스크층(180)는 실리콘질화물 및 텅스텐을 포함하여 형성될 수 있다.
도 4를 참조하면, 포토리소그라피공정을 이용하여 하드마스크막, 텅스텐층 , 텅스텐버퍼층 및 비트라인 접착층등을 순차적으로 패터닝하여 비트라인 및 비트라인콘택을 형성한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함이 당연하다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 비트라인 형성방법은, 비트라인접착층을 형성한 후, 텅스텐층을 형성하기 전에 물리기상증착방법으로 비정질 구조의 텅스텐버퍼층을 형성한다.
텅스텐버퍼층은 후속 비트라인층 예컨대, 텅스텐층의 접착성을 개선하여 들뜸을 억제하고 WF6 가스의 Ti의 반응에 의한 폭발성 결함을 억제시 킬 수 있다. 또한, 후속 공정에서 형성되는 텅스텐층의 그레인(grain) 사이즈를 크게 하여 텅스텐층의 비저항을 낮추고, 비트라인의 저항을 감소시켜 반도체소자의 동작 속도를 증가시킬 수 있다.

Claims (8)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 비트라인콘택홀이 형성된 반도체기판 상에 비트라인접착층으로서 티타늄(Ti)층 및 티타늄나이트라이드(TiN)층을 형성하는 단계;
    상기 비트라인접착층 상에 아르곤 가스를 텅스텐타겟에 스퍼터링시키면서, 상기 아르곤가스는 97 내지 97.5%의 분압으로 제공하고, 상기 아르곤가스와 함께 2.5 내지 3%의 분압으로 산소가스를 공급하여 산소가 함유된 비정질의 텅스텐버퍼층을 형성하는 단계; 및
    상기 비트라인콘택홀이 매립되게 화학적기상증착방법을 이용하여 텅스텐막을 증착하여 비트라인층을 형성하는 단계를 포함하는 반도체소자의 비트라인 형성방법.
  5. 제4항에 있어서,
    상기 텅스텐버퍼층은 14~16 원자량%의 산소가 포함되도록 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
  6. 삭제
  7. 삭제
  8. 제4항에 있어서,
    상기 비트라인층은 원자층증착(ALD)방법 또는 피.엔.엘(PNL)을 이용하여 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
KR1020060128230A 2006-12-14 2006-12-14 반도체소자의 비트라인 형성방법 KR100831679B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060128230A KR100831679B1 (ko) 2006-12-14 2006-12-14 반도체소자의 비트라인 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060128230A KR100831679B1 (ko) 2006-12-14 2006-12-14 반도체소자의 비트라인 형성방법

Publications (1)

Publication Number Publication Date
KR100831679B1 true KR100831679B1 (ko) 2008-05-22

Family

ID=39664987

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060128230A KR100831679B1 (ko) 2006-12-14 2006-12-14 반도체소자의 비트라인 형성방법

Country Status (1)

Country Link
KR (1) KR100831679B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101213811B1 (ko) * 2010-04-15 2012-12-18 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020045664A (ko) * 2000-12-09 2002-06-20 박종섭 반도체 메모리 장치의 텅스텐 비트 라인 형성 방법
KR20040037836A (ko) 2002-10-30 2004-05-08 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
KR20040080596A (ko) 2003-03-12 2004-09-20 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
KR20050023043A (ko) 2003-08-22 2005-03-09 삼성전자주식회사 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020045664A (ko) * 2000-12-09 2002-06-20 박종섭 반도체 메모리 장치의 텅스텐 비트 라인 형성 방법
KR20040037836A (ko) 2002-10-30 2004-05-08 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
KR20040080596A (ko) 2003-03-12 2004-09-20 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
KR20050023043A (ko) 2003-08-22 2005-03-09 삼성전자주식회사 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101213811B1 (ko) * 2010-04-15 2012-12-18 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법
US8536644B2 (en) 2010-04-15 2013-09-17 SK Hynix Inc. Semiconductor device having a buried gate and method for forming the same

Similar Documents

Publication Publication Date Title
US7504333B2 (en) Method of forming bit line of semiconductor device
KR100890047B1 (ko) 반도체소자의 배선 형성방법
US20060006481A1 (en) Method and structure for reducing resistance of a semiconductor device feature
US7524751B2 (en) Method for forming contact hole in semiconductor device
KR20080061978A (ko) 반도체 소자의 배선 형성방법
CN108538712A (zh) 接触孔的制造方法
US6423593B1 (en) Semiconductor integrated circuit device and process for manufacturing the same
KR100831679B1 (ko) 반도체소자의 비트라인 형성방법
US20070152334A1 (en) Semiconductor device and manufacturing method
US7306993B2 (en) Method for fabricating semiconductor device with recessed channel
KR20050106863A (ko) 확산방지막을 구비하는 반도체소자의 제조 방법
JP2013128062A (ja) 半導体装置の製造方法
KR100968412B1 (ko) 게이트 스택 및 그 제조 방법
JP5428151B2 (ja) 半導体装置の製造方法
KR100741269B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100420406B1 (ko) 티타늄질화막의 산소 충진 방법
KR20040051189A (ko) 루테늄 비트라인을 구비하는 반도체 소자 및 그의 제조 방법
CN114156255A (zh) 半导体结构及其形成方法
KR20020002608A (ko) 반도체소자의 비트라인 형성 방법
KR20000043055A (ko) 반도체 소자의 비트 라인 형성 방법
KR100914283B1 (ko) 반도체소자의 폴리메탈게이트 형성방법
KR100899566B1 (ko) 반도체 소자의 비트라인 형성 방법
KR100617048B1 (ko) 반도체 소자의 콘택 형성방법
CN114156228A (zh) 半导体结构及其形成方法
KR100745905B1 (ko) 텅스텐 비트 라인 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee