CN114156228A - 半导体结构及其形成方法 - Google Patents

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于海龙
荆学珍
张�浩
张田田
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Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底；在所述基底上形成第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述源漏掺杂区顶部表面具有源漏插塞，所述第一介质层位于所述栅极结构、源漏掺杂区以及源漏插塞表面；在所述第一介质层内形成第一插塞，所述第一插塞与所述源漏插塞顶部表面或者栅极结构顶部表面相接触；在所述第一介质层表面形成第二介质层，且所述第二介质层覆盖所述第一插塞表面；在所述第一介质层和第二介质层内形成第二插塞材料膜，所述第二插塞材料膜与所述源漏插塞顶部表面或者栅极结构顶部表面相接触。所述方法有利于提高形成的半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
晶体管结构内的连接插塞包括位于栅极结构表面的连接插塞，用于实现栅极结构与外部电路的连接；以及位于源漏掺杂区表面的连接插塞，用于实现晶体管源区或漏区与外部电路的连接。为了进一步满足提高集成度的需求，通过将隔离区的栅极结构上的连接插塞，转移到在有源区的栅极结构上，能够进一步节省面积。并且，采用选择性金属生长工艺形成所述连接插塞的性能较好，例如，所述连接插塞的电阻率较低，从而有利于提高晶体管结构的导电性。
然而，现有采用选择性金属生长工艺形成连接插塞存在问题，导致半导体结构性能仍较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述源漏掺杂区顶部表面具有源漏插塞，所述第一介质层位于所述栅极结构、源漏掺杂区以及源漏插塞表面；在所述第一介质层内形成第一插塞，所述第一插塞与所述源漏插塞顶部表面或者栅极结构顶部表面相接触；在所述第一介质层表面形成第二介质层，且所述第二介质层覆盖所述第一插塞表面；在所述第一介质层和第二介质层内形成第二插塞材料膜，所述第二插塞材料膜与所述源漏插塞顶部表面或者栅极结构顶部表面相接触；平坦化所述第二插塞材料膜，直至暴露出第一介质层表面和第一插塞顶部表面，在所述第一介质层内形成第二插塞，且所述第二插塞与所述源漏插塞顶部表面或者栅极结构顶部表面相接触。
可选的，所述第一插塞的形成方法包括：在所述第一介质层内形成第一开口，所述第一开口暴露出所述源漏插塞顶部表面或者栅极结构顶部表面；在所述第一开口内和第一介质层表面形成第一插塞材料膜；平坦化所述第一插塞材料膜，直至暴露出第一介质层表面，在所述第一开口内形成所述第一插塞。
可选的，所述第一开口的形成方法包括：在所述第一介质层表面形成第一图形化层，所述第一图形化层暴露出部分所述第一介质层表面；以所述第一图形化层为掩膜，刻蚀所述第一介质层，直至暴露出源漏插塞顶部表面或者栅极结构顶部表面，形成所述第一开口。
可选的，所述第一插塞材料膜的形成工艺包括：选择性金属生长工艺、物理气相沉积工艺、化学气相沉积工艺或者原子层沉积工艺。
可选的，当所述第一开口暴露出源漏插塞顶部表面时，所述第一插塞材料膜的形成工艺为选择性金属生长工艺；所述选择性金属生长工艺的参数包括：采用的气体包括氟化钨和氢气，所述氟化钨的流量为20标准毫升/分钟至150标准毫升/分钟，所述氢气的流量为5000标准毫升/分钟至8000标准毫升/分钟，温度为200摄氏度至400摄氏度。
可选的，所述第一插塞的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
可选的，所述第二插塞材料膜的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
可选的，所述第二插塞材料膜还位于所述第二介质层表面；所述第二插塞材料膜的形成方法包括：在所述第一介质层和第二介质层内形成第二开口，且所述第二开口暴露出所述源漏插塞顶部表面或者栅极结构顶部表面；在所述第二开口内和第二介质层表面形成所述第二插塞材料膜。
可选的，所述第二开口的形成方法包括：在所述第二介质层表面形成第二图形化层，所述第二图形化层暴露出部分第二介质层表面；以所述第二图形化层为掩膜，刻蚀所述第一介质层和第二介质层，直至暴露出所述源漏插塞顶部表面或者栅极结构顶部表面，形成所述第二开口。
可选的，所述第二插塞材料膜的形成工艺为选择性金属生长工艺；所述选择性金属生长工艺的参数包括：采用的气体包括氟化钨和氢气，所述氟化钨的流量为20标准毫升/分钟至150标准毫升/分钟，所述氢气的流量为5000标准毫升/分钟至8000标准毫升/分钟，温度为200摄氏度至400摄氏度。
可选的，所述第一插塞与所述栅极结构顶部表面相接触；所述第二插塞材料膜与所述源漏插塞顶部表面相接触。
可选的，所述第一插塞与所述源漏插塞顶部表面相接触；所述第二插塞材料膜与所述栅极结构顶部表面相接触。
可选的，所述第一介质层的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
可选的，所述第二介质层的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
可选的，所述源漏插塞包括：隔离层和位于隔离层表面的导电层；所述隔离层的材料包括：硅化钛、硅化钽或者氮化钨；所述导电层的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
可选的，所述栅极结构包括：栅介质层和位于栅介质层表面的功函数层以及位于所述功函数层表面的栅极层；所述栅介质层的材料包括：氧化硅或者高K介质材料；所述功函数层的材料包括：TiN、TaN、TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种组合；所述栅极层的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
相应的，本发明技术方案还提供一种半导体结构，包括：基底；位于所述基底上的第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述源漏掺杂区顶部表面具有源漏插塞，所述第一介质层位于所述栅极结构、源漏掺杂区以及源漏插塞表面；位于所述第一介质层内的第一插塞，所述第一插塞与所述源漏插塞顶部表面或者栅极结构顶部表面相接触；位于所述第一介质层表面的第二介质层，且所述第二介质层覆盖所述第一插塞表面。
可选的，位于所述第一介质层和第二介质层内的第二插塞材料膜，所述第二插塞材料膜与所述源漏插塞顶部表面或者栅极结构顶部表面相接触。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，通过先形成第一插塞；之后形成覆盖所述第一插塞表面的第二介质层，由于所述第二介质层覆盖所述第一插塞表面，从而能够保护所述第一插塞不会受到后续工艺的影响，使得后续在第一介质层和第二介质层内形成第二插塞材料膜的过程中，不会在第一插塞暴露出的表面沉积材料，进而减少对第二插塞材料膜造成影响，有利于提高形成的第二插塞材料膜的形貌，从而提高形成的半导体结构的性能。
进一步，所述第二插塞材料膜采用选择性金属生长工艺形成，由于所述选择性金属生长工艺在不同材料表面具有不同的沉积速率，从而能够较好地直接在金属材料表面沉积形成所述第二插塞材料膜，且所述第二插塞材料膜的粘附性较好，从而不需要额外形成用于增加第二插塞材料膜粘附性的膜层，从而有利于提高所述第一插塞材料膜的导电性，从而提高形成的半导体结构的性能。
进一步，当所述第一插塞材料膜采用选择性金属生长工艺时，由于所述选择性金属生长工艺在不同材料表面具有不同的沉积速率，从而能够较好地直接在金属材料表面沉积形成所述第一插塞材料膜，且所述第一插塞材料膜的粘附性较好，从而不需要额外形成用于增加第一插塞材料膜粘附性的膜层，从而有利于提高所述第一插塞材料膜的导电性，从而提高形成的半导体结构的性能。
本发明技术方案提供的半导体结构中，由于所述第二介质层覆盖所述第一插塞表面，从而能够保护所述第一插塞不会受到后续工艺的影响，使得后续在第一介质层和第二介质层内形成第二插塞材料膜的过程中，不会在第一插塞暴露出的表面沉积材料，进而减少对第二插塞材料膜造成影响，有利于提高形成的第二插塞材料膜的形貌，从而提高形成的半导体结构的性能。
附图说明
图1至图4是一种现有半导体结构的形成方法各步骤的结构示意图；
图5至图12是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1至图4是一种现有半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100上具有介质层120和若干栅极结构110，所述栅极结构110两侧的基底100内具有源漏掺杂区130，且所述源漏掺杂区130顶部表面具有源漏插塞140，所述介质层120位于所述栅极结构110、源漏掺杂区130以及源漏插塞140表面。
请参考图2，在所述介质层120内形成第一开口(图中未示出)，所述第一开口底部暴露出栅极结构110顶部表面；在所述第一开口内形成第一插塞150，所述第一插塞150和栅极结构110顶部表面相接触。
请参考图3，在所述介质层120内形成第二开口160，所述第二开口160暴露出所述源漏插塞140顶部表面。
请参考图4，采用选择性金属生长工艺在所述第二开口160内形成第二插塞170。
上述方法中，由于选择性金属生长工艺能够在不同材料表面具有不同的沉积速率，从而能够较好地直接在金属材料表面沉积形成所述第二插塞170，且所述第二插塞170的粘附性较好，从而不需要额外形成用于增加第二插塞170粘附性的膜层，有利于提高形成的半导体结构的性能。
然而，在采用选择性金属生长工艺形成所述第二插塞170的过程中，所述第一插塞150顶部表面暴露，导致形成的材料不仅在第二开口160暴露出的源漏插塞140顶部表面生长，而且在第一插塞150表面生长。进而，由于栅极结构120和源漏插塞140之间的距离较近，从而第一插塞150和第二开口160之间的距离较近，使得在第一插塞150表面生长的材料容易延伸到第二开口160，容易导致第二开口160过早闭合，使得第二开口160内产生空洞，进而形成的第二插塞170的形貌较差，容易发生断路。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：在所述第一介质层内形成第一插塞，所述第一插塞与所述源漏插塞顶部表面或者栅极结构顶部表面相接触；在所述第一介质层表面形成第二介质层，且所述第二介质层覆盖所述第一插塞表面；在所述第一介质层和第二介质层内形成第二插塞材料膜，所述第二插塞材料膜与所述源漏插塞顶部表面或者栅极结构顶部表面相接触，由于所述第二介质层覆盖所述第一插塞表面，从而能够保护所述第一插塞不会受到后续工艺的影响，使得后续在第一介质层和第二介质层内形成第二插塞材料膜的过程中，不会在第一插塞暴露出的表面沉积材料，进而减少对第二插塞材料膜造成影响。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图12是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图5，提供基底200。
在本实施例中，所述基底200包括：衬底(图中未示出)和位于所述衬底表面的鳍部(图中未示出)。
所述衬底和鳍部的材料可以是单晶硅、多晶硅或非晶结构的硅或硅锗，也可以是绝缘体上硅(SOI)，还可以包括其他的材料(例如砷化镓等三五族化合物)。
所述基底200的形成方法包括：提供初始衬底；对所述初始衬底进行图形化，形成衬底和位于所述衬底上的鳍部。
在其他实施例中，所述基底为平面衬底。
请参考图6，在所述基底200上形成第一介质层220和若干栅极结构210，所述栅极结构210两侧的基底200内具有源漏掺杂区230，且所述源漏掺杂区230顶部表面具有源漏插塞240，所述第一介质层220位于所述栅极结构210、源漏掺杂区230以及源漏插塞240表面。
所述若干栅极结构210、第一介质层220以及源漏掺杂区230的形成方法包括：在所述基底200上形成若干伪栅极结构(图中未示出)；在所述伪栅极结构两侧的基底200内形成源漏掺杂区230；在所述基底200上形成第一介质部(图中未示出)，所述第一介质部覆盖所述伪栅极结构侧壁表面；去除所述伪栅极结构，在所述第一介质部内形成栅极开口；在所述栅极开口内形成栅极结构210；在所述第一介质部表面形成第二介质部，且所述第二介质部顶部表面高于所述栅极结构210顶部表面，所述第一介质部和第二介质部构成所述第一介质层220。
所述第一介质层220的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
所述源漏插塞240的形成方法包括：在所述第一介质层220表面形成第三图形化层(图中未示出)，所述第三图形化层暴露出所述源漏掺杂区230上的第一介质层220表面；以所述第三图形化层为掩膜，刻蚀所述第一介质层220，直至暴露出源漏掺杂区230顶部表面，在所述第一介质层220内形成源漏开口(图中未示出)；在所述源漏开口内形成所述源漏插塞240。
所述源漏插塞240包括：隔离层(图中未标示)和位于隔离层表面的导电层(图中未标示)。
具体的，所述隔离层位于所述源漏开口的底部和侧壁表面。
所述隔离层的材料包括：硅化钛、硅化钽或者氮化钨。
所述隔离层的作用在于，一方面，增加导电层的粘附性，从而提高所述源漏插塞240的性能，一方面，阻挡所述导电层中的原子或离子扩散进入第一介质层220内，避免产生漏电，从而提高所述半导体结构的性能。
所述导电层的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
所述栅极结构210包括：栅介质层(图中未标示)和位于栅介质层表面的功函数层(图中未标示)以及位于所述功函数层表面的栅极层(图中未标示)。
所述栅介质层的材料包括：氧化硅或者高K介质材料；所述功函数层的材料包括：TiN、TaN、TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种组合；所述栅极层的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
所述高K介质材料指的介电常数大于3.9的材料。
具体的，所述栅介质层位于所述栅极开口的底部和侧壁表面。
由于所述栅极结构210包括栅介质层、功函数层以及栅极层，所述源漏插塞240包括：隔离层和导电层，因此所述栅极结构210的材料组成较复杂，所述源漏插塞240的材料组成相对简单，若采用选择性金属生长工艺，同时在所述栅极结构210顶部表面和源漏插塞240顶部表面形成的膜层差异较大。
在本实施例中，所述源漏插塞240顶部表面具有第一保护层(图中未示出)，从而避免后续在源漏插塞240顶部形成电连接结构时，容易发生过刻蚀，导致所述源漏插塞240和栅极结构210、或者源漏插塞240和电连接结构之间发生短接。
在本实施例中，所述栅极结构210顶部表面具有第二保护层(图中未示出)，从而避免后续在栅极结构210顶部形成电连接结构时，容易发生过刻蚀，导致所述栅极结构210与所述源漏插塞240、或者栅极结构210和电连接结构之间发生短接。
接着，在所述第一介质层220内形成第一插塞，所述第一插塞与所述源漏插塞240顶部表面或者栅极结构210顶部表面相接触，具体形成所述第一插塞的过程请参考图7至图8。
请参考图7，在所述第一介质层220内形成第一开口251，所述第一开口251暴露出所述源漏插塞240顶部表面或者栅极结构210顶部表面。
所述第一开口251为后续形成第一插塞提供空间。
所述第一开口251的形成方法包括：在所述第一介质层220表面形成第一图形化层221，所述第一图形化层221暴露出部分所述第一介质层220表面；以所述第一图形化层221为掩膜，刻蚀所述第一介质层220，直至暴露出源漏插塞240顶部表面或者栅极结构210顶部表面，形成所述第一开口251。
刻蚀所述第一介质层220的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，采用干法刻蚀工艺刻蚀所述第一介质层220，有利于提高形成的第一开口251的形貌，从而提高形成的半导体结构的性能。
在本实施例中，所述第一开口251暴露出栅极结构210顶部表面。
在其他实施例中，所述第一开口暴露出源漏插塞顶部表面。
请参考图8，在所述第一开口251内和第一介质层220表面形成第一插塞材料膜(图中未示出)；平坦化所述第一插塞材料膜，直至暴露出第一介质层220表面，在所述第一开口251内形成所述第一插塞260。
在本实施例中，由于所述第一开口251暴露出栅极结构210顶部表面，因此在所述第一开口251内形成的第一插塞260位于所述栅极结构210顶部表面。
所述第一插塞材料膜的形成工艺包括：选择性金属生长工艺、物理气相沉积工艺、化学气相沉积工艺或者原子层沉积工艺。
在本实施例中，形成所述第一插塞材料膜的工艺为化学气相沉积工艺。
在其他实施例中，当所述第一开口暴露出源漏插塞顶部表面时，所述第一插塞材料膜的形成工艺为选择性金属生长工艺；所述选择性金属生长工艺的参数包括：采用的气体包括氟化钨和氢气，所述氟化钨的流量为20标准毫升/分钟至150标准毫升/分钟，所述氢气的流量为5000标准毫升/分钟至8000标准毫升/分钟，温度为200摄氏度至400摄氏度。
由于选择性金属生长工艺能够在不同材料表面具有不同的沉积速率，并且所述源漏插塞的材料组成简单，从而能够较好地直接在源漏插塞表面沉积形成所述第一插塞材料膜，且所述第一插塞材料膜的粘附性较好，从而不需要额外形成用于增加第一插塞材料膜粘附性的膜层，有利于提高形成的半导体结构的性能。
在其他实施例中，当所述第一开口暴露出源漏插塞顶部表面时，还可以采用物理气相沉积工艺、化学气相沉积工艺或者原子层沉积工艺。
所述第一插塞材料膜的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。在本实施例中，所述第一插塞材料膜的材料为钨，由所述第一插塞材料膜形成的第一插塞260的材料为钨。
请参考图9，在所述第一介质层220表面形成第二介质层270，且所述第二介质层270覆盖所述第一插塞260表面。
具体的，所述第二介质层270覆盖所述第一插塞260的顶部表面。
所述第二介质层270的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第二介质层270的材料为氧化硅。
通过先形成所述第一插塞260；之后形成覆盖所述第一插塞260表面的第二介质层270，由于所述第二介质层270覆盖所述第一插塞260表面，从而能够保护所述第一插塞260不会受到后续工艺的影响，使得后续在第一介质层220和第二介质层270内形成第二插塞材料膜的过程中，不会在第一插塞260暴露出的表面沉积材料，进而减少对第二插塞材料膜造成影响，有利于提高形成的第二插塞材料膜的形貌，从而提高形成的半导体结构的性能。
接着，在所述第一介质层220和第二介质层270内形成第二插塞材料膜，所述第二插塞材料膜与所述源漏插塞240顶部表面或者栅极结构210顶部表面相接触，具体形成所述第二插塞材料膜的过程请参考图10至图11。
请参考图10，在所述第一介质层260和第二介质层270内形成第二开口252，且所述第二开口252暴露出所述源漏插塞240顶部表面或者栅极结构210顶部表面。
所述第二开口252为后续形成第二插塞提供空间。
所述第二开口252的形成方法包括：在所述第二介质层270表面形成第二图形化层271，所述第二图形化层271暴露出部分第二介质层270表面；以所述第二图形化层271为掩膜，刻蚀所述第一介质层220和第二介质层270，直至暴露出所述源漏插塞240顶部表面或者栅极结构210顶部表面，形成所述第二开口252。
刻蚀所述第一介质层220和第二介质层270的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，采用干法刻蚀工艺刻蚀所述第一介质层220和第二介质层270，有利于提高形成的第二开口252的形貌，从而提高形成的半导体结构的性能。
在本实施例中，所述第二开口252暴露出源漏插塞240顶部表面。
在其他实施例中，所述第二开口暴露出栅极结构顶部表面。
请参考图11，在所述第二开口252内和第二介质层270表面形成所述第二插塞材料膜280。
所述第二插塞材料膜280的形成工艺为选择性金属生长工艺；所述选择性金属生长工艺的参数包括：采用的气体包括氟化钨和氢气，所述氟化钨的流量为20标准毫升/分钟至150标准毫升/分钟，所述氢气的流量为5000标准毫升/分钟至8000标准毫升/分钟，温度为200摄氏度至400摄氏度。
所述第二插塞材料膜280采用选择性金属生长工艺形成，由于所述选择性金属生长工艺在不同材料表面具有不同的沉积速率，从而能够较好地直接在金属材料表面沉积形成所述第二插塞材料膜280，且所述第二插塞材料膜280的粘附性较好，从而不需要额外形成用于增加第二插塞材料膜280粘附性的膜层，从而有利于提高所述第一插塞材料膜280的导电性，从而提高形成的半导体结构的性能。
在本实施例中，所述第二开口252暴露出源漏插塞240顶部表面，由于所述源漏插塞240的材料组成简单，通过所述选择性金属生长工艺，进一步有利于提高在所述源漏插塞240顶部表面形成的第二插塞材料膜的粘附性，从而有利于提高所述第二插塞材料膜280的导电性，从而提高形成的半导体结构的性能。
所述第二插塞材料膜280的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。在本实施例中，所述第二插塞材料膜280的材料为钨。
在本实施例中，所述第一插塞260与所述栅极结构210顶部表面相接触；所述第二插塞材料膜280与所述源漏插塞240顶部表面相接触。
在其他实施例中，所述第一插塞与所述源漏插塞顶部表面相接触；所述第二插塞材料膜与所述栅极结构顶部表面相接触。
请参考图12，平坦化所述第二插塞材料膜280，直至暴露出第一介质层220表面和第一插塞260顶部表面，在所述第一介质层220内形成第二插塞290，且所述第二插塞290与所述源漏插塞240顶部表面或者栅极结构210顶部表面相接触。
平坦化所述第二插塞材料膜280的工艺包括：化学机械研磨工艺。
在本实施例中，所述第一插塞260与所述栅极结构210顶部表面相接触；所述第二插塞290与所述源漏插塞240顶部表面相接触。
在其他实施例中，所述第一插塞与所述源漏插塞顶部表面相接触；所述第二插塞与所述栅极结构顶部表面相接触。
相应的，本发明实施例提供一种半导体结构，请继续参考图11，包括：基底200；位于所述基底200上的第一介质层220和若干栅极结构210，所述栅极结构210两侧的基底200内具有源漏掺杂区230，且所述源漏掺杂区230顶部表面具有源漏插塞240，所述第一介质层220位于所述栅极结构210、源漏掺杂区230以及源漏插塞240表面；位于所述第一介质层230内的第一插塞260，所述第一插塞260与所述源漏插塞240顶部表面或者栅极结构210顶部表面相接触；位于所述第一介质层220表面的第二介质层270，且所述第二介质层270覆盖所述第一插塞260表面。
在本实施例中，所述第一插塞260与源漏插塞240顶部表面相接触。
在其他实施例中，所述第一插塞与栅极结构顶部表面相接触。
所述半导体结构还包括：位于所述第一介质层220和第二介质层270内的第二插塞材料膜280，所述第二插塞材料膜280与所述源漏插塞240顶部表面或者栅极结构210顶部表面相接触。
在本实施例中，所述第二插塞材料膜280与所述栅极结构210顶部表面相接触。
在其他实施例中，所述第二插塞材料膜与所述源漏插塞顶部表面相接触。
具体的，在本实施例中，所述第二插塞材料膜280还位于所述第二介质层270表面。
在其他实施例中，所述第二插塞材料膜仅位于所述第一介质层和第二介质层内。
由于所述第二介质层270覆盖所述第一插塞260表面，从而能够保护所述第一插塞260不会受到后续工艺的影响，使得后续在第一介质层220和第二介质层270内形成第二插塞材料膜280的过程中，不会在第一插塞260暴露出的表面沉积材料，进而减少对第二插塞材料膜280造成影响，有利于提高形成的第二插塞材料膜280的形貌，从而提高形成的半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述源漏掺杂区顶部表面具有源漏插塞，所述第一介质层位于所述栅极结构、源漏掺杂区以及源漏插塞表面；
在所述第一介质层内形成第一插塞，所述第一插塞与所述源漏插塞顶部表面或者栅极结构顶部表面相接触；
在所述第一介质层表面形成第二介质层，且所述第二介质层覆盖所述第一插塞表面；
在所述第一介质层和第二介质层内形成第二插塞材料膜，所述第二插塞材料膜与所述源漏插塞顶部表面或者栅极结构顶部表面相接触；
平坦化所述第二插塞材料膜，直至暴露出第一介质层表面和第一插塞顶部表面，在所述第一介质层内形成第二插塞，且所述第二插塞与所述源漏插塞顶部表面或者栅极结构顶部表面相接触。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一插塞的形成方法包括：在所述第一介质层内形成第一开口，所述第一开口暴露出所述源漏插塞顶部表面或者栅极结构顶部表面；在所述第一开口内和第一介质层表面形成第一插塞材料膜；平坦化所述第一插塞材料膜，直至暴露出第一介质层表面，在所述第一开口内形成所述第一插塞。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一开口的形成方法包括：在所述第一介质层表面形成第一图形化层，所述第一图形化层暴露出部分所述第一介质层表面；以所述第一图形化层为掩膜，刻蚀所述第一介质层，直至暴露出源漏插塞顶部表面或者栅极结构顶部表面，形成所述第一开口。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一插塞材料膜的形成工艺包括：选择性金属生长工艺、物理气相沉积工艺、化学气相沉积工艺或者原子层沉积工艺。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，当所述第一开口暴露出源漏插塞顶部表面时，所述第一插塞材料膜的形成工艺为选择性金属生长工艺；所述选择性金属生长工艺的参数包括：采用的气体包括氟化钨和氢气，所述氟化钨的流量为20标准毫升/分钟至150标准毫升/分钟，所述氢气的流量为5000标准毫升/分钟至8000标准毫升/分钟，温度为200摄氏度至400摄氏度。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一插塞的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二插塞材料膜的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二插塞材料膜还位于所述第二介质层表面；所述第二插塞材料膜的形成方法包括：在所述第一介质层和第二介质层内形成第二开口，且所述第二开口暴露出所述源漏插塞顶部表面或者栅极结构顶部表面；在所述第二开口内和第二介质层表面形成所述第二插塞材料膜。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二开口的形成方法包括：在所述第二介质层表面形成第二图形化层，所述第二图形化层暴露出部分第二介质层表面；以所述第二图形化层为掩膜，刻蚀所述第一介质层和第二介质层，直至暴露出所述源漏插塞顶部表面或者栅极结构顶部表面，形成所述第二开口。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二插塞材料膜的形成工艺为选择性金属生长工艺，所述选择性金属生长工艺的参数包括：采用的气体包括氟化钨和氢气，所述氟化钨的流量为20标准毫升/分钟至150标准毫升/分钟，所述氢气的流量为5000标准毫升/分钟至8000标准毫升/分钟，温度为200摄氏度至400摄氏度。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一插塞与所述栅极结构顶部表面相接触；所述第二插塞材料膜与所述源漏插塞顶部表面相接触。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一插塞与所述源漏插塞顶部表面相接触；所述第二插塞材料膜与所述栅极结构顶部表面相接触。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介质层的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述源漏插塞包括：隔离层和位于隔离层表面的导电层；所述隔离层的材料包括：硅化钛、硅化钽或者氮化钨；所述导电层的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构包括：栅介质层和位于栅介质层表面的功函数层以及位于所述功函数层表面的栅极层；所述栅介质层的材料包括：氧化硅或者高K介质材料；所述功函数层的材料包括：TiN、TaN、TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种组合；所述栅极层的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
17.一种半导体结构，其特征在于，包括：
基底；
位于所述基底上的第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述源漏掺杂区顶部表面具有源漏插塞，所述第一介质层位于所述栅极结构、源漏掺杂区以及源漏插塞表面；
位于所述第一介质层内的第一插塞，所述第一插塞与所述源漏插塞顶部表面或者栅极结构顶部表面相接触；
位于所述第一介质层表面的第二介质层，且所述第二介质层覆盖所述第一插塞表面。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，位于所述第一介质层和第二介质层内的第二插塞材料膜，所述第二插塞材料膜与所述源漏插塞顶部表面或者栅极结构顶部表面相接触。
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