KR100914283B1 - 반도체소자의 폴리메탈게이트 형성방법 - Google Patents
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Abstract
반도체기판 상에 절연막, 도전막, 텅스텐실리사이드막 ,제1 텅스텐막, 텅스텐질화막, 제2 텅스텐막을 적층한 후, 도전막의 측부가 일부 노출되게 제2 텅스텐막, 텅스텐질화막, 제1 텅스텐막, 텅스텐실리사이드막 및 도전막을 패터닝한다. 패터닝된 텅스텐실리사이드막, 제1 텅스텐막, 텅스텐질화막, 제2 텅스텐막 및 일부 노출된 도전막 양 측부에 스페이서를 형성한 다음 스페이서를 측벽 배리어로 도전막 및 절연막을 식각하는 반도체소자의 폴리메탈게이트 형성방법을 제시한다.
비정질 텅스텐실리사이드, 실리콘질화막, 결정질 텅스텐
Description
도 1 내지 도 9는 본 발명의 실시예에 따른 반도체소자의 폴리메탈게이트 형성방법을 설명하기 위해 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체소자의 폴리메탈게이트 형성방법에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 소자가 고집적화됨에 따라 트랜지스터 게이트전극의 저항 및 캐패시터 성분에 의해 워드라인의 신호 지연(RC delay) 현상이 발생되어 동작 속도가 저하되는 등 다양한 문제점이 부각되고 있다. 이에 따라, 게이트전극의 저항을 낮추기 위한 방안으로, 폴리메탈게이트(poly metal gate) 구조를 갖는 반도체소자를 이용하고 있다.
텅스텐을 사용하는 폴리메탈게이트는, 폴리실리콘막 상에 텅스텐질화(WN)막 및 텅스텐(W)막이 적측된 구조를 갖는다. 텅스텐질화(WN)막은 열적으로 불안정하여 후속 열공정에 의해, 질소(N)가 분해되기 쉽다. 분해된 질소(N)는 하부에 적층된 폴리실리콘막의 실리콘(Si)과 반응하여 폴리실리콘막과 텅스텐(W)막 계면에 실리콘질화(SiN)물과 같은 유전물질을 생성하게 된다. 실리콘질화(SiN)물은 게이트전극의 저항 및 기생캐패시턴스를 증가시켜 반도체소자의 특성을 저하시키는 문제가 발생된다.
이러한 문제점을 해결하기 위해, 폴리실리콘막과 텅스텐질화(WN)막 사이에 비정질(amorphous) 구조의 실리콘 리치 텅스텐실리사이드(Si-rich WSiX)막을 도입하여 실리콘질화막(SiN)의 생성반응을 억제시키는 방법이 제안된 바 있다. 실리콘 리치 텅스텐실리사이드(Si-rich WSiX)막은 실리콘(Si)이 다량 함유된 텅스텐실리사이드막(WSiX)으로 이해될 수 있다.
비정질(amorphous) 구조의 실리콘 리치 텅스텐실리사이드(Si-rich WSiX)막은 후속 재산화공정에 의해 수반된 열공정 또는 별도의 열공정에 의해 결정화가 진행될 수 있다. 이때, 실리콘 리치 텅스텐실리사이드(Si-rich WSiX)막은 화학당량(stoichiometry)조성비에 의해 결정질텅스텐실리사이드(WSi2;X=2)막과 결정질실리콘으로 분리된다. 결정질실리콘은 텅스텐실리사이드막의 결정화 시, 반응하지 못하고 남아있는 실리콘(Si)끼리 결합한 상태로 이해될 수 있다. 이에 따라, 실리콘질화막의 생성방지막으로서 도입된 실리콘 리치 텅스텐실리사이드막은 결합하지 못하고 분리된 실리콘과 텅스텐질화막(WN)과 반응하게 되어, 결과적으로 스폿(spot) 형태의 실리콘질화(SiN)물을 형성하게 된다.
한편, 비정질 텅스텐실리사이드 증착시 소스가스인 WF6의 유량을 증가시켜 텅스텐이 다량 함유(W-rich)된 텅스텐실리사이드를 형성함으로써 텅스텡실리사이드가 부분적으로 결정화되는 현상을 방지할 수 있으나, 동시에 불소(F)의 절대량이 많아져 게이트산화막 및 문턱전압에 영향을 미쳐 반도체소자의 신뢰성이 저하된다.
본 발명이 이루고자 하는 기술적 과제는, 실리콘 리치 텅스텐실리사이드막의 결정화에 의해 유전물질이 형성되는 것을 방지할 수 있는 반도체소자의 폴리메탈게이트 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 폴리메탈게이트 형성방법은, 반도체기판 상에 절연막, 도전막, 텅스텐실리사이드막 ,제1 텅스텐막, 텅스텐질화막 및 제2 텅스텐막을 형성하는 단계; 상기 도전막의 측부가 일부 노출되게 상기 제2 텅스텐막, 텅스텐질화막, 제1 텅스텐막, 텅스텐실리사이드막을 패터닝하는 단계; 상기 패터닝된 제2 텅스텐막, 텅스텐질화막, 제1 텅스텐막, 텅스텐실리사이드막 및 일부 노출된 도전막의 양측부에 스페이서를 형성하는 단계; 및 상기 스페이서를 측벽 배리어로 상기 도전막 및 절연막을 식각하는 단계를 포함한다.
상기 반도체기판 상에 절연막과 도전막을 적층하는 단계는, 상기 반도체기판 내에 리세스 채널 트렌치를 형성하는 단계를 포함하고, 상기 유전막과 도전막은 상 기 리세스 채널 트렌치가 매립되도록 형성하는 것이 바람직하다.
상기 제2 텅스텐막을 형성하는 단계 이후에, 상기 제2 텅스텐막 상에 하드마스크막을 형성하는 단계를 더 포함할 수 있다.
상기 텅스텐실리사이드막은 화학적기상증착방법을 이용하여 비정질(amorphous) 구조의 실리콘 리치 텅스테실리사이드막으로 형성하는 것이 바람직하다.
상기 텅스텐실리사이드막은 80 내지 120Å 두께로 형성하는 것이 바람직하다.
상기 제1 텅스텐막, 텅스텐질화막 및 제2 텅스텐막은 물리기상증착으로 인시튜(in situ)로 수행하는 것이 바람직하다.
상기 제1 텅스텐막은 30 내지 60Å의 두께 정도로 형성하고, 상기 텅스텐질화막은 50 내지 100Å의 두께 정도로 형성하고, 상기 제2 텅스텐막은 400 내지 600Å의 두께 정도로 형성하는 것이 바람직하다.
상기 도전막의 패터닝은 상기 도전막의 상부 표면으로부터 100 내지 300Å의 두께 정도 식각하여 형성하는 것이 바람직하다.
상기 스페이서는 화학기상증착으로 실리콘질화막을 50 내지 100Å 두께 정도로 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 막 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1 내지 도 9는 본 발명에 따른 반도체소자의 폴리메탈게이트 형성방법을 설명하기 위해 나타내 보인 단면도들이다.
도 1을 참조하면, 반도체기판(100) 상에 패드산화막(101) 및 패드질화막(102)을 형성한다. 패드산화막(101)은 50 내지 150Å의 두께로 형성할 수 있다. 패드질화막(102)은 500 내지 1000Å의 두께로 형성할 수 있다.
활성영역을 설정하는 마스크패턴(미도시)을 이용해 패드질화막(102), 패드산화막(101) 및 반도체기판(100)을 식각하여 소자분리용 트렌치(103)를 형성한다. 소자분리용 트렌치(103)는 반도체기판의 상부표면으로부터 2000 내지 3000Å의 깊이로 형성할 수 있다.
도 2를 참조하면, 소자분리용 트렌치(도 1의 103) 내에 실리콘산화물과 같은 절연물질을 매립하여 소자분리막(110)을 형성한다. 구체적으로, 소자분리막(110)은 소자분리용 트렌치가 형성된 반도체기판(100) 상에 필드산화막을 형성한 후, 필드산화막을 분리시키는 평탄화공정 예컨대, 화학적기계적연마(CMP;Chemical Mechanical Polishing)를 수행한다. 패드산화막(도 1의 101) 및 패드질화막(도 1의 102)을 제거하여 반도체기판(100)의 활성영역을 설정하는 소자분리막(110)을 형성한다.
소자분리막(110)이 형성된 반도체기판(100) 상에 스크린산화막(111)을 형성한다. 스크린산화막(111)이 형성된 반도체기판(100) 상에 웰(well)이나 채 널(channel) 형성을 위해, 불순물 이온주입 및 열처리 공정을 수행한다. 스크린산화막(111)은 불순물 이온 주입시, 반도체기판(100)의 손상을 방지하기 위한 것으로 이해될 수 있다.
도 3을 참조하면, 반도체기판(100) 상에 마스크 패턴(120)을 형성한다. 구체적으로 마스크 패턴(120)은 반도체기판(100) 상에 마스크막을 형성한 후, 포토리소그래피(photolithograpy)과정을 이용해 마스크막을 선택적으로 식각하여 마스크 패턴(120)을 형성한다. 마스크 패턴(120)은 예컨대, 산화막(121) 및 폴리실리콘막(122)을 포함하는 하드마스크로 형성될 수 있다. 산화막(121)은 50 내지 100Å 두께로 형성할 수 있다. 폴리실리콘막(122)은 500 내지 1000Å의 두께로 형성할 수 있다. 마스크 패턴(120)은 반도체기판(100)의 활성영역에, 리세스채널용 트렌치가 형성될 위치의 반도체기판(100)이 노출되게 배치될 수 있다.
도 4를 참조하면, 마스크 패턴(도 3의 120)을 식각마스크로 반도체기판(100)을 선택적으로 식각하여 리세스채널용 트렌치(130)를 형성한다. 리세스채널용 트렌치(130)는 반도체기판(100)의 상부표면으로 부터 1000 내지 1500Å의 깊이만큼 식각할 수 있다.
도 5를 참조하면, 리세스채널용 트렌치(130)가 형성된 반도체기판(100) 상에 게이트절연막(140), 게이트도전막을 형성한다. 게이트절연막(140)은 실리콘산화물을 포함하여 30 내지 50Å 두께로 형성할 수 있다. 게이트 도전막은 폴리실리콘막(150) 및 텅스텐실리사이드(WSiX)막(160)을 포함하여 형성될 수 있다. 폴리실리콘 막(150)은 500 내지 100Å의 두께로 형성할 수 있다. 텅스텐실리사이드(WSiX)막(160)은 비정질(amorphous) 구조의 실리콘 리치 텅스텐실리사이드막(Si rich- WSiX)으로서, SiH4 및 WF6을 소스가스로 사용한 화학적기상증착방법(CVD;Chemical Vapor Deposition)을 이용하여 형성할 수 있다. 텅스텐실리사이드(WSiX)막(160)은 80 내지 120Å의 두께로 형성할 수 있다. 실리콘 리치 텅스텐실리사이드막(Si rich- WSiX)은 실리콘이 다량 함유된 텅스텐실리사이드막 (WSiX)으로 이해될 수 있다.
게이트도전막 상에 게이트금속막 예컨대, 제1 텅스텡막(170), 텅스텐질화막 (171)및 제2 텅스텐막(173)을 순차적으로 형성한다. 제1 텅스텐막(170), 텅스텐질화막(171) 및 제2 텅스텐막(173)은 물리기상증착(PVD;Physical Vapor Deposition)으로 인시튜(in situ)로 수행될 수 있다. 제1 텅스텐막(170)은 30 내지 60Å의 두께로 형성할 수 있다. 텅스텐질화막(171)은 50 내지 100Å의 두께로 형성할 수 있다. 제2 텅스텐막(173)은 제1 텅스텐막(171)보다 상대적으로 두껍게 예컨대, 400 내지 600Å의 두께로 형성될 수 있다.
제 1 텅스텐막(170)은 후속되는 열공정에서, 비정질의 실리콘리치 텅스텐실리사이드막(160)으로부터 분리된 실리콘(Si)과 텅스텐질화막(171)의 반응을 억제하는 역할로 이해될 수 있다.
게이트금속막 상에 하드마스크막(180)을 형성한다. 하드마스크막(180)은 실리콘질화물과 같은 절연물질을 포함하여 형성될 수 있다. 하드마스크막(180)은 2000 내지 2500Å의 두께로 형성할 수 있다.
도 6을 참조하면, 포토리소그라피 과정을 이용하여 하드마스크 패턴(181)을 형성한다. 하드마스크 패턴(181)을 식각마스크로 제2 텅스텐막 패턴(179), 텅스텐질화막 패턴(177), 제1 텅스텐막 패턴(175) 및 텅스텐실리사이드(WSiX)막 패턴(161)을 형성한다. 이때, 폴리실리콘막(150)은 상부표면으로부터 100 내지 300Å의 깊이까지만 식각한다.
도 7을 참조하면, 반도체기판(100) 전면에, 게이트전극을 보호하기 위한 캡핑막(200)을 형성한다. 캡핑막(200)은 실리콘질화물과 같은 절연물질을 포함하여 형성될 수 있다. 캡핑막(200)은 화학적기상증착(CVD)방법을 이용하여 50 내지 100Å의 두께로 형성할 수 있다. 화학적기상증착(CVD)방법은 고온의 열공정이 수반되므로, 열부하(thermal budget)에 의해 비정질(amorphous) 구조의 실리콘 리치 텅스텐실리사이드(Si-rich WSiX)막 패턴(도 6의 161)의 결정화가 진행된다.
이때, 화학당량(stoichiometry)조성비에 의해 비정질(amorphous) 구조의 실리콘 리치 텅스텐실리사이드(Si rich WSiX)막 패턴(161)은 결정질텅스텐실리사이드(WSi2; X=2)막 패턴(162)로 변화될 수 있다. 동시에, 화학당량조성비에 의해 남겨진 실리콘(Si)은 제1 텅스텐막 패턴(175)의 텅스텐(W)과 반응하여 결정질텅스텐실리사이드(WSi2)로 변화될 수 있다.
제1 텅스텐막 패턴(175)은, 화학당량조성비에 의해 남겨진 텅스텐실리사이드 패턴(161)의 실리콘이 결정질로 변화됨으로써, 실리콘질화물(SiN)과 같은 유전물질이 생성되는 것을 억제하는 배리어 역할을 하는 것으로 이해될 수 있다.
도 8 및 도 9를 참조하면, 캡핑막(200)을 이방성 식각하여 하드마스크 패턴(181), 제2 텅스텐막 패턴(179), 텅스텐질화막 패턴(177), 제1 텅스텐막 패턴(175), 결정화된 텅스텐실리사이드(WSi2)막 패턴(162), 일부식각된 게이트도전막(150) 측벽에 스페이서(201)를 형성한다. 스페이서(201)를 측벽배리어로 폴리실리콘막(150) 및 게이트절연막(140)을 식각한다.
노출된 폴리실리콘막 패턴 측벽 및 노출된 반도체기판 표면에 실리콘산화막(210)을 형성한다. 실리콘산화막(210)은 30 내지 50Å의 두께로 형성할 수 있다. 실리콘산화막(210)은 게이트전극 및 게이트산화막을 보호하고, 게이트전극 에지부분에서의 게이트산화막의 두께 증가를 유도하여 소자의 신뢰도를 향상시키기 위한 목적으로 이해될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 폴리메탈게이트 형성방법은, 비정질 텅스텐실리사이드와 텅스텐질화막 사이에 얇은 텅스텐막을 삽입함으로써, 비정질(amorphous)구조의 텅스텐실리사이드막의 결정화 시, 발생되는 유전물질의 생성을 방지한다.
이에 따라, 게이트전극의 저항 및 기생커패시턴스를 작게 하여 성능이 우수한 고속 메모리소자를 구현할 수 있다.
Claims (9)
- 반도체기판 상에 절연막, 도전막, 텅스텐실리사이드막 ,제1 텅스텐막, 텅스텐질화막 및 제2 텅스텐막을 형성하는 단계;상기 도전막의 측부가 일부 노출되게 상기 제2 텅스텐막, 텅스텐질화막, 제1 텅스텐막, 텅스텐실리사이드막을 패터닝하는 단계;상기 패터닝된 제2 텅스텐막, 텅스텐질화막, 제1 텅스텐막, 텅스텐실리사이드막 및 일부 노출된 도전막의 양측부에 스페이서를 형성하는 단계; 및상기 반도체 기판 표면이 노출되게 상기 스페이서를 측벽 배리어로상기 스페이서에 의해 노출된 상기 도전막 부분을 식각하고 상기 식각에 의해 노출되는 하부의 상기 절연막의 노출 부분을 식각하는 단계를 포함하는 반도체소자의 폴리메탈게이트 형성방법.
- 제1항에 있어서,상기 반도체기판 상에 절연막 및 도전막을 형성하는 단계는,상기 반도체기판 내에 리세스 채널 트렌치를 형성하는 단계를 더 포함하고, 상기 절연막과 도전막의 적층은 상기 리세스 채널 트렌치가 매립되도록 형성하는 반도체소자의 폴리메탈게이트 형성방법.
- 제1항에 있어서,상기 제2 텅스텐막을 형성하는 단계 이후에,상기 제2 텅스텐막 상에 하드마스크막을 형성하는 단계를 더 포함하는 반도 체소자의 폴리메탈게이트 형성방법.
- 제1항에 있어서,상기 텅스텐실리사이드막은 화학적기상증착으로 비정질(amorphous) 구조의 실리콘 리치 텅스테실리사이드막으로 형성하는 반도체소자의 폴리메탈게이트 형성방법.
- 제1항에 있어서,상기 텅스텐실리사이드막은 80 내지 120Å 두께로 형성하는 반도체소자의 폴리메탈게이트 형성방법.
- 제1항에 있어서,상기 제1 텅스텐막, 텅스텐질화막 및 제2 텅스텐막은 물리기상증착으로 인시튜(in situ)로 수행하는 반도체소자의 폴리메탈게이트 형성방법.
- 제1항에 있어서,상기 제1 텅스텐막은 30 내지 60Å의 두께 정도로 형성하고, 상기 텅스텐질화막은 50 내지 100Å의 두께 정도로 형성하고, 상기 제2 텅스텐막은 400 내지 600Å의 두께 정도로 형성하는 반도체소자의 폴리메탈게이트 형성방법.
- 제1항에 있어서,상기 도전막의 패터닝은 상기 도전막의 상부 표면으로부터 100 내지 300Å의 두께 정도 식각하여 형성하는 반도체소자의 폴리메탈게이트 형성방법.
- 제1항에 있어서,상기 스페이서는 화학기상증착으로 실리콘질화막을 50 내지 100Å 두께 정도로 형성하는 반도체소자의 폴리메탈게이트 형성방법.
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| JP2002100760A (ja) | 2000-07-21 | 2002-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法並びにｃｍｏｓトランジスタ |
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