KR100780778B1 - 반도체 소자의 금속 게이트 형성방법 - Google Patents

반도체 소자의 금속 게이트 형성방법 Download PDF

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Abstract

반도체 기판 상에 형성된 게이트 절연막 상에, 게이트 도전막과 게이트 금속막을 적층한 후, 게이트 도전막의 측부가 일부 노출되게 게이트 금속막과 게이트 도전막을 식각하여 게이트 스택을 형성한다. 게이트 스택이 형성된 반도체 기판 전면에 제1 캡핑막을 형성한 후, 게이트스택을 포함한 제1 캡핑막을 질화시켜서 제2 캡핑막을 형성한다. 제2 캡핑막을 이방성 식각하여 게이트 스택 측벽에 스페이서를 형성하면서, 게이트 도전막을 노출시키고, 스페이서를 측벽 배리어로 하여 게이트 도전막 및 게이트절연막을 식각하여 게이트전극을 형성하는 반도체 소자의 금속 게이트 형성방법을 제시한다.
텅스텐 게이트, 이상 산화, 플라즈마 질화 처리, 금속 게이트

Description

반도체 소자의 금속 게이트 형성방법{Method of fabricating matal gate in semiconductor device}
도 1 내지 도 9는 본 발명에 따른 반도체 소자의 금속 게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 금속 게이트 형성방법에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 소자가 고집적화됨에 따라 트랜지스터 게이트전극의 저항 및 캐패시터 성분에 의해 워드라인의 신호 지연(RC delay) 현상이 발생되어 동작 속도가 저하되는 등 다양한 문제점이 부각된다. 이에 따라 저 저항의 게이트전극이 요구되면서, 텅스텐 게이트전극에 대한 연구가 활발히 진행되고 있다.
일반적으로 텅스텐 게이트전극은, 반도체 기판 상에 게이트산화막, 폴리실리콘막, 텅스텐막/텅스텐나이트라이드막 및 하드마스크질화막을 순차 형성한 후 마스크 패턴을 이용한 식각공정을 수행하여 게이트전극을 형성한다. 한편, 게이트전극 을 형성하기 위한 식각공정은 반응성 이온 식각(RIE: Reactive Ion Etch)과 같은 건식식각으로 진행되는데, 이때 게이트산화막 및 폴리실리콘막 측벽에 손상이 발생한다. 이에 따라 손상 완화를 위하여 게이트전극 전면에 산화막을 얇게 형성하는 산화를 진행한다. 그러나 게이트전극 측벽의 손상을 완화하기 위하여 산화공정을 진행하는 경우, 노출된 텅스텐막/텅스텐나이트라이드막 패턴의 측벽에도 이상 산화가 발생한다. 또한 텅스텐막 패턴이 산소 분위기 및 350℃ 이상의 온도에서 공기 중에 노출되는 경우에도 이상 산화가 발생한다.
따라서 텅스텐막 패턴과 폴리실리콘막 패턴 중에서 폴리실리콘막 패턴을 선택적으로 산화시키는 선택적 산화공정을 수행한다. 그러나 이때에도 선택비가 문제되므로, 텅스텐막 패턴의 이상산화를 방지하고 텅스텐막 패턴 속으로 산소가 침투되는 것을 방지하기 위해 텅스텐막/텅스텐나이트라이드막 패턴의 측면에 질화막 상에 질화막을 증착하여 보호한다. 상기 질화막을 퍼니스(furnace)를 이용하여 증착하는 경우, 퍼니스 공정의 특성상 열 부하가 크다. 또한 공정 진행 중 장비 내에 누설이 발생하는 경우 산소 가스가 유입되어, 텅스텐막 패턴의 이상 산화가 발생하게 된다. 또한 공정 시간이 길고 질화막의 두께를 얇게 조절하기가 어렵다.
본 발명이 이루고자 하는 기술적 과제는 금속 게이트 형성시 발생하는 금속막의 이산산화 발생을 방지하는 반도체 소자의 금속 게이트 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속 게이트 형성방법은, 반도체 기판 상에 형성된 게이트 절연막 상에, 게이트 도전막과 게이트 금속막을 적층하는 단계; 상기 게이트 도전막의 소정 깊이까지, 상기 게이트 금속막과 게이트 도전막을 식각하여 게이트 스택을 형성하는 단계; 상기 게이트 스택이 형성된 반도체 기판 전면에 제1 캡핑막을 형성하는 단계; 상기 제1 캡핑막을 포함한 게이트 스택 측벽을 질화시켜서 제2 캡핑막을 형성하는 단계; 상기 제2 캡핑막을 이방성 식각하여 게이트 스택 측벽에 스페이서를 형성하면서, 상기 게이트 도전막을 노출시키는 단계; 및 상기 스페이서를 측벽 배리어로 하여 상기 게이트 도전막 및 게이트절연막을 식각하여 게이트전극을 형성하는 단계를 포함한다.
상기 게이트 절연막을 적층하는 단계는, 상기 반도체 기판에 리세스 채널용 트렌치를 형성하는 단계를 더 포함하고, 상기 게이트 도전막은 상기 리세스 채널용 트렌치가 매립되도록 형성하는 것이 바람직하다.
상기 게이트 도전막과 게이트 금속막을 형성하는 단계 이후에, 상기 게이트 금속막 상에 게이트 하드마스크막을 1800 내지 2500Å의 두께로 형성하는 것이 바람직하다.
상기 게이트 도전막은 700 내지 1200Å 두께의 폴리실리콘막으로 형성하는 것이 바람직하다.
상기 게이트 금속막은 50 내지 100Å 두께의 텅스텐나이트라이드막 및 400 내지 800Å 두께의 텅스텐막을 순차적으로 형성하는 것이 바람직하다.
상기 게이트스택의 형성은 상기 게이트 도전막의 상부 표면으로부터 100 내 지 300Å의 깊이 정도 식각하여 형성하는 것이 바람직하다.
상기 제1 캡핑막을 산화막으로 형성하고, 제2 캡핑막은 질화막으로 형성하는 것이 바람직하다.
상기 제1 캡핑막은 원자층 증착 방법을 이용하여 100 내지 200℃의 온도에서 20 내지 60Å의 두께로 형성하는 것이 바람직하다.
상기 제2 캡핑막을 형성하는 단계는, 상기 제1 캡핑막을 플라즈마 질화 처리하여 상기 제1 캡핑막을 포함한 게이트 스택 측벽을 20 내지 80Å의 두께로 질화시키는 것이 바람직하다.
상기 플라즈마 질화 처리는 450 내지 550℃의 온도에서 수행하는 것이 바람직하다.
상기 게이트전극을 형성하는 단계 이후에, 상기 노출된 게이트 도전막 및 반도체기판 표면에 선택적 산화공정을 수행하는 것을 더 포함할 수 있다.
상기 선택적 산화공정은 25 내지 30Å의 두께로 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1 내지 도 9는 본 발명에 따른 반도체 소자의 금속 게이트 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
도 1을 참조하면, 반도체기판(100) 상에 패드산화막(101) 및 패드질화막(102)을 형성한다. 활성영역을 설정하는 마스크패턴(미도시)을 이용해 패드질화막(102), 패드산화막(101) 및 반도체기판(100)을 식각하여 소자분리용 트렌치(103)를 형성한다.
도 2를 참조하면, 소자분리용 트렌치(도 1의 103) 내에 실리콘산화물과 같은 절연물질을 매립하여 소자분리막(110)을 형성한다. 구체적으로, 소자분리막(110)은 소자분리용 트렌치가 형성된 반도체기판(100) 상에 필드산화막을 형성한 후, 필드산화막을 분리시키는 평탄화공정 예컨대, 화학적기계적연마(CMP;Chemical Mechanical Polishing)를 수행한다. 패드산화막(도 1의 101) 및 패드질화막(도 1의 102)을 제거하여 반도체기판(100)의 활성영역을 설정하는 소자분리막(110)을 형성한다.
소자분리막(110)이 형성된 반도체기판(100) 상에 스크린산화막(111)을 형성한다. 스크린산화막(111)이 형성된 반도체기판(100) 상에 웰(well)이나 채널(channel) 형성을 위해, 불순물 이온주입 및 열처리 공정을 수행한다. 스크린산화막(111)은 불순물 이온 주입시, 반도체기판(100)의 손상을 방지하기 위한 것으로 이해될 수 있다.
도 3을 참조하면, 반도체기판(100) 상에 마스크 패턴(112)을 형성한다. 구체적으로 마스크 패턴(112)은 반도체기판(100) 상에 마스크막을 형성한 후, 포토리소그래피(photolithograpy)과정을 이용해 마스크막을 선택적으로 식각한다. 마스크 패턴(112)은 예컨대, 폴리실리콘막(122)을 포함하는 하드마스크로 형성될 수 있다. 마스크 패턴(112)은 반도체기판(100)의 활성영역에, 리세스채널용 트렌치가 형성될 위치의 반도체기판(100)이 노출되게 배치될 수 있다.
도 4를 참조하면, 마스크 패턴(도 3의 112)을 식각마스크로 반도체기판(100)을 선택적으로 식각하여 리세스채널용 트렌치(140)를 형성한다. 리세스채널용 트렌치(140)는 반도체기판(100)의 상부표면으로 부터 1000 내지 1500Å의 깊이만큼 식각할 수 있다.
도 5를 참조하면, 리세스채널용 트렌치(140)가 형성된 반도체 기판(100) 상에 게이트 절연막(110), 게이트도전막을 형성한다. 게이트 절연막은 실리콘산화물을 포함하여 30 내지 50Å 두께로 형성할 수 있다. 게이트 도전막은 예컨대, 폴리실리콘막(140)을 포함하여 형성할 수 있다. 폴리실리콘막(140)은 700 내지 1200Å 두께로 형성할 수 있다.
게이트 도전막 상에 게이트 금속막을 형성한다. 게이트 금속막은 텅스텐나이트라이드막(150) 및 텅스텐막(160)을 포함하여 형성될 수 있다. 텅스텐나이트라이드막(150)은 50 내지 100Å의 두께로 형성할 수 있으며, 텅스텐막(160)은 400 내지 800Å 두께로 형성할 수 있다. 텅스텐나이트라이드막(150)은 폴리실리콘막(140)과 텅스텐막(160)의 반응의 방지하기 위한 것으로 이해될 수 있다.
게이트 금속막 상에 하드마스크막(170)을 형성한다. 하드마스크막(170)은 실리콘질화물과 같은 절연물질을 포함하여 형성될 수 있다. 하드마스크막(170)은 1800 내지 2500Å의 두께로 형성할 수 있다. 하드마스크막(170)은 게이트 전극을 패터닝하기 위한 것으로 이해될 수 있다.
도 6을 참조하면, 게이트 마스크 패턴(미도시)을 이용한 게이트 식각공정을 실시하여, 하드마스크(170) 패턴, 텅스텐막(160) 패턴 및 텅스텐나이트라이드막(150) 패턴을 형성한다. 이때, 폴리실리콘막(140)은 상부 표면으로부터 100 내지 300Å의 깊이까지만 식각한다.
이렇게, 폴리실리콘막(140)의 일정부분만 노출되게 식각하는 것은, 후속 선택적 산화공정 시 텅스텐막(160) 패턴으로 산소가 유입되어 텅스텐의 이상산화가 일어나는 것을 방지하기 위한 것으로 이해될 수 있다.
반도체 기판(100) 전면에 게이트전극을 보호하기 위한 스페이서용 산화막(180)을 형성한다. 산화막(180)은 20 내지 60Å의 두께로 형성할 수 있다. 산화막(180)은 원자층증착방법(ALD;atomic layer deposition)을 이용하여 100 내지 200℃의 온도에서 형성할 수 있다. 원자층증착방법을 이용하여 산화막(180)을 형성하는 경우, 원자 크기 단위의 두께로 형성되는 반응 사이클 조절하여 얇은 두께의 산화막(180)을 증착할 수 있다.
한편, 텅스텐막(160) 패턴의 이상산화는 대략 350℃ 이상의 온도에서 발생될 수 있다. 따라서, 산화막을 350℃ 보다 낮은 온도 즉, 100 내지 200℃ 정도에서 증착하기 때문에 공정 진행 중 장비불량이 발생하여도 텅스텐막(160) 패턴의 이상산화를 방지할 수 있다.
도 7을 참조하면, 플라즈마 질화(Plasma nitridation)공정을 수행하여 산화막(180)을 20 내지 80Å의 두께로 질화시킨다. 이때, 게이트전극에 형성된 산화막(180) 전부를 질화시키거나, 오버해서 질화시킬 수 있다. 플라즈마 질화 처리는 450 내지 550℃의 온도에서 수행될 수 있다. 플라즈마 질화처리로 인해 산화막(180)이 질화되어 실리콘-산소-질소 본드(Si-O-N bond)가 형성될 수 있으며, 저압화학기상증착방법으로 형성된 질화막과 유사한 특성의 질화막(180a)을 형성할 수 있다.
원자층증착방법을 이용하여 산화막(도 6의 180)을 형성한 후, 플라즈마질화공정을 이용하여 질화시키는 공정은, 공정 시간이 짧기 때문에 낮은 열 부하를 갖는 질화막(180a)을 형성할 수 있다. 따라서, 소자의 특성이 열화되는 것을 최소화할 수 있다.
플라즈마 질화처리는, 반도체 기판 상부에 직접 질소 플라즈마를 형성시켜 주는 방법을 이용하거나, 또는 다른 곳에서 질소 플라즈마를 형성한 후, 질소 라디칼(N radical)만 산화막 표면 상부로 끌어와 질화시키는 방법(리모트 플라즈마 질화법)을 이용할 수 있다. 플라즈마 질화 처리 시 플라즈마 소스 기체로는 Ar/N2, Xe/N2, N2, NO, N2O 을 포함하는 그룹중에서 어느 하나 또는 적어도 2개 이상을 혼합한 기체를 이용할 수 있다.
도 8을 참조하면, 질화막(180a)을 이방성 식각하여 하드마스크(170) 패턴, 텅스텐막(160) 패턴, 텅스텐나이트라이드막(150) 패턴 및 일부식각된 게이트도전막(150) 측벽에 스페이서(181)를 형성한다.
도 9를 참조하면, 스페이서(181)를 측벽 배리어로 폴리실리콘막(140) 및 게이트 절연막(130)을 식각한다. 노출된 폴리실리콘막(140) 패턴 측벽 및 노출된 반 도체기판(100) 표면에 실리콘산화막(190)을 형성한다. 실리콘산화막(190)은 25 내지 30Å두께로 형성할 수 있다. 실리콘산화막(190)은 게이트전극 및 게이트절연막을 보호하고, 게이트전극 에지부분에서의 게이트절연막의 두께 증가를 유도하여 소자의 신뢰도를 향상시키기 위한 목적으로 이해될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 금속 게이트 형성방법은, 게이트전극을 패터닝하기 위한 식각공정을 2회에 나누어 진행하고, 금속막의 이상산화를 방지하기 위하여 금속막의 산화가 일어나지 않는 온도에서 금속막의 측벽에 산화막을 형성한다. 산화막을 플라즈마 질화 공정을 이용하여 질화시킨다.
플라즈마 질화공정을 이용함으로써 산화막의 두께 조절을 용이하게 형성할 수 있다. 이에 따라, 공정 시간을 절약시킬고, 산화막의 이상산화를 방지하여 소자의 특성이 향상시킬 수 있다.

Claims (12)

  1. 반도체 기판 상에 게이트 절연막, 게이트 도전막 및 게이트 금속막을 적층하는 단계;
    상기 게이트 도전막의 측부가 일부 노출되게 상기 게이트 금속막과 게이트 도전막을 식각하여 게이트 스택을 형성하는 단계;
    상기 게이트 스택이 형성된 반도체 기판 전면에 제1 캡핑막을 형성하는 단계;
    상기 제1 캡핑막을 포함한 게이트 스택 측벽을 질화시켜서 제2 캡핑막을 형성하는 단계;
    상기 제2 캡핑막을 이방성 식각하여 게이트 스택 측벽에 스페이서를 형성하면서, 상기 게이트 도전막을 노출시키는 단계;
    상기 스페이서를 측벽 배리어로 하여 상기 게이트 도전막 및 게이트절연막을 식각하여 게이트전극을 형성하는 단계를 포함하는 반도체 소자의 금속 게이트 형성방법.
  2. 제1항에 있어서,
    상기 게이트 절연막을 적층하는 단계는,
    상기 게이트 절연막을 적층하는 단계 이전에 상기 반도체 기판에 리세스 채널용 트렌치를 형성하는 단계를 더 포함하고, 상기 게이트 도전막은 상기 리세스 채널용 트렌치가 매립되도록 형성하는 반도체 소자의 금속 게이트 형성방법.
  3. 제1항에 있어서, 상기 게이트 금속막을 적층하는 단계 이후에,
    상기 게이트 금속막 상에 게이트 하드마스크막을 1800 내지 2500Å의 두께로 형성하는 것을 더 포함하는 반도체 소자의 금속 게이트 형성방법.
  4. 제1항에 있어서,
    상기 게이트 도전막은 700 내지 1200Å 두께의 폴리실리콘막으로 형성하는 반도체 소자의 금속 게이트 형성방법.
  5. 제1항에 있어서,
    상기 게이트 금속막은 50 내지 100Å 두께의 텅스텐나이트라이드막 및 400 내지 800Å 두께의 텅스텐막을 순차적으로 형성하는 반도체 소자의 금속 게이트 형성방법.
  6. 제1항에 있어서,
    상기 게이트스택의 형성은 상기 게이트 도전막의 상부 표면으로부터 100 내지 300Å의 깊이 정도 식각하여 형성하는 반도체 소자의 금속 게이트 형성방법.
  7. 제1항에 있어서,
    상기 제1 캡핑막을 산화막으로 형성하고, 제2 캡핑막은 질화막으로 형성하는 반도체 소자의 금속 게이트 형성방법.
  8. 제1항에 있어서,
    상기 제1 캡핑막은 원자층 증착 방법을 이용하여 100 내지 200℃의 온도에서 20 내지 60Å의 두께로 형성하는 반도체 소자의 금속 게이트 형성방법.
  9. 제 1항에 있어서,
    상기 제2 캡핑막은 상기 제1 캡핑막을 플라즈마 질화처리하여 상기 제1 캡핑막을 포함한 게이트 스택 측벽을 20 내지 80Å의 두께로 질화시키는 반도체 소자의 금속 게이트 형성방법.
  10. 제9항에 있어서,
    상기 플라즈마 질화처리는 450 내지 550℃의 온도에서 수행하는 반도체 소자의 금속 게이트 형성방법.
  11. 제1항에 있어서,
    상기 게이트전극을 형성하는 단계 이후에,
    상기 노출된 게이트 도전막 및 반도체기판 표면에 선택적 산화공정을 수행하는 단계를 더 포함하는 반도체 소자의 금속 게이트 형성방법.
  12. 제11항에 있어서,
    상기 선택적 산화공정은 25 내지 30Å의 두께로 형성하는 반도체 소자의 금속 게이트 형성방법.
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KR20010004181A (ko) * 1999-06-28 2001-01-15 김영환 메모리소자의 메탈 전극 형성방법
KR20030093445A (ko) * 2002-06-03 2003-12-11 주식회사 하이닉스반도체 반도체소자의 게이트전극 형성방법

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